קיידנס ו-TSMC מפתחות תהליך הטרוגני לייצור שבבים תלת-מימדיים

15 יולי, 2012

שתי החברות מפתחות במשותף תהליך תכנון וייצור המאפשר לנצל את כל שיטות החיבוריות הקיימות בין פיסות סיליקון בתוך המארז של רכיבי SoC עתירי-ביצועים: החל מטכנולוגיות SiP מסורתיות וכלה בטכנולוגיות TSV חדשניות

שתי החברות מפתחות תשתיות לייצור ותכנון שבבים תלת-מימדיים "הטרוגניים"

חברת קיידנס (Cadence) הכריזה על שיתוף פעולה עם יצרנית השבבים הטאיוואנית TSMC בפיתוח תהליך ייצור ופיתוח של שבבים תלת-מימדיים (3D-IC). מדובר בטכנולוגיות המאפשרות לחברת מספר שבבים זה לזה בתצורה אופקית או במגדלי שבבים, על מנת לקבל רכיבים הכוללים מספר גדול של שבבים (Die).

עשר שנות מחקר

החברה הודיעה כי שיתוף הפעולה יתמקד בטכנולוגיית CoWoS- Chip on Wafer on Substrate של TSMC ובטכנולוגיית Cadence 3D-IC לתכנון של שבבים הטרוגניים. "במשך 10 שנים השקענו בפיתוח יכולות תכנון שבבים במארזי SiP-System in Package, ובמארזי 3D-IC", הסביר מנהל קבוצת שיתופי הפעולה האסטרטגיים בקיידנס, ג'ון רפי. "כעת אנחנו יכולים להפיץ את המידע ולהביא את הטכנולוגיה לשוק".

תהליך CoWoS של TSMC מורכב ממספר אמצעים שונים אשר מאפשרים לחברת מספר שבבים זה אל זה, בתצורות שונות, כדי לשפר את הביצועים לחסוך בהספק ולהקטין את גורם הצורה של הרכבי השלם. מאחורי שיתוף הפעולה עומדת ההתפתחות המהירה של מערכות על-גבי שבב (SoC), אשר דורשת פתרונות חדשים.

המסורת לא עוזרת

מערכת על-גבי שבב (Systems-on-chip) מסורתית מורכבת בדרך-כלל ממעבד, מעגלים לוגיים, זיכרון, מעגלים אנלוגיים ותוכנה משובצת. כיום מעגלים חלק מרכיבי ה-SoC למימדים מפלצתיים וכוללים מאות מיליוני שערים לוגיים. אולם עם הצמיחה בגודל, מתגלים חסרונות התפישה הקיימת: כל הרכיבים מונחים על-גבי אותה פיסת סיליקון (Die) המיוצרת בתהליך אחיד ולכן מקשה מאוד על שילוב מעגלים אנלוגיים, דיגיטליים ומעגלי RF ועל אופטימיזציה של כל אחד מהם.

אחד מהפתרונות הזמינים הוא בייצור מספר פרוסות סליקון נפרדות. שבב אנלוגי שבב דיגיטלי, שבב RF וכודמה, וחיבורן בתוך המארז. אלא שהדבר דורש להעביר אותות משבב לשבב, והדבר פוגע בביצועים ומגדיל את צריכת האנרגיה של הרכיב. הקושי הגדול ביותר הוא כנראה כלכלי: על-פי ההערכות בתעשייה, פיתוח SoC חדש בגיאומטריית ייצור של 32 ננומטר עולה לפחות 100 מיליון דולר.

אחד מהפתרונות לדילמה הזו הוא במתן אפשרות זולה ויעליה לשלב מספר שבבים שונים במארז משותף. הדבר יאפשר להשתמש בתהליך ייצור של 90 ננומטר המתאימים למעגלי RF ומעגלים אנלוגיים, ובגיאומטריית 28 ננומטר נפרדת למעגלים הלוגיים. בשנים האחרונות התפתחו מספר פתרונות שונים המנסים להגיע ליעד הזה, ומוכרים תחות שמות כמו MCM, SiP, PoP ועוד.

מהפיכת ה-Silicon Interposer

עד לאחרונה התמקדו רוב הפתרונות בחיבור פיסות סיליקון באמצעות מוליכים דקים (wire bond) ו/או טכנולוגיות flip-chip. אולם כיום מתפתחות טכנולוגיות חדשות המבוססות על שכבת קישוריות מסיליקון (silicon interposer) המספקות קישוריות מדוייקת יותר וישירה יותר בין פיסות הסליקון ברכיב.

שכבת הקישוריות הזו מכילה מוליכי נחושת רבים (TSV) המקשרים בין שכבות המתכת השונות בשבבים. הטכנולוגיה הזו גם קיבלה את הכינוי 2.5D. בדרך-כלל קוטר המוליכים הוא 1-10 מיקרון. כאשר בונים רכיבים המורכבים ממספר שבבים המתחברים זה אל זה בתצורת "מגדל". נוהגים להתייחס אל השבבים כאל שבבי 3D "אמיתיים".

מכאן קצרה הדרך אל שבבים הטרוגניים, המנצלים את היתרונות והחסרונות של כל שיטות החיבוריות הקיימות ומאפשרים לבצע התאמה מדוייקת של שיטת הייצור לדרישות מהרכיב הסופי. זו הנקודה שבה מתמקד שיתוף הפעולה בין קיידנס לבין TSMC: בנייה משותפת של מערכת פיתוח, וידוא ובדיקות המאפשרת להשתמש בכל האופציות הקיימות בהתאם לצרכים הייחודיים של כל פתרון.

למידע נוסף: Cadence 3D-IC technology

פורסם בקטגוריות: חדשות , סמיקונדקטורס , תוכנה ותכנון אלקטרוני