Cadence קיבלה מ-TSMC הסמכה ל-+16nm FinFET
30 ספטמבר, 2014
בעקבות ההסמכה, מתחילות Cadence ו-TSMC בהיערכות לתיאום כלי התכנון לתהליך המתקדם של 10 ננומטר. ברבעון האחרון של השנה ייערכו מבחני הסיליקון ל-IP של קיידנס
חברת Cadence הודיעה כל קבלת הסמכת V0.9 Design Rule Manual מחברת TSMC, המבטאת את התאימות של מערכות התכנון האלקטרוני (EDA) של קיידנס לתהליך הייצור +16FF, הקרוי גם FinFET Plus, של חברת TSMC. בעקבות קבלת ההסמכה הודיעה חברת קיידנס ששתי החברות החלו בתהליכי ההתאמה של מערכות התכנון האלקטרוני של קיידנס לתהליך הבא של TSMC: ייצור שבבי 10nm FinFET.
טרנזיסטורי FinFET שונים מטרנזיסטורים סטנדרטיים בכך שהשער בהם הוא אנכי ולא אופקי. הדבר מאפשר להגדיל את שטח השער ולקבל ביצועים משופרים. רוב היצרניות הגדולות נמצאות כיום במעבר לייצור בשיטת FinFET, כאשר אינטל כבר החלה בייצור סדרתי של מעבדים בטכנולוגיה זו בתהליך של 22 ננומטר.
חברת TSMC הטאיוואנית הכניסה שיפורים בשיטה הזו בייצור בתהליך של 16 ננומטר. היא משתמשת בשכבה מתכתית בעלת דיאלקטריות גבוהה (High-k/Metal Gate), דור חדש של תהליך ייצור נגדים ובמסיכות ליתוגרפיות בעלות רזולוציה של 193nm. התהליך המשופר קיבל את השם FinFET Plus ומאפשר לייצר רכיבים אנלוגיים ודיגיטליים בעלי מהירות גבוהה יותר ב-15% ברמת הספק מסויימת, או חיסכון של 30% בהספק במהירות מסויימת, בהשוואה לתהליך 16nm FinFET הסטנדרטי.
קניין רוחני חדש עבור FinFET Plus
כלי התכנון של קיידנס שקיבלו את ההסמכה כוללים את תוכנת האימות Encounter, פתרון ה-Signoff (אישור סופי של כל שלב בתכנון) מסוג Tempus, ופלטפורמות התכנון והסימולציה Voltus, Quantus, Virtuoso, Spectre ועוד. במקביל, הכריזה קיידנס על פורטפוליו של קניין רוחני (IP) עבור התהליך החדש, אשר כולל פרוטוקולי מהירים לזיכרונות, איחסון וקישרויות המשמשים בתכנון שבבים גדולים מאוד (SoC). ברבעון האחרום של השנה היא תתחיל לבצע בדיקות סיליקון של הקניין הרוחני.
פורסם בקטגוריות: חדשות , סמיקונדקטורס , תוכנה ותכנון אלקטרוני
