קיידנס תספק כלי-פיתוח לתהליכי N2P ו-A16 של TSMC
7 מאי, 2025
שתי החברות גם משתפות פעולה בפיתוח פתרונות מבוססי-AI ומודלים מסוג LLM (מודל שפה גדול) עבור תהליך 2 ננומטר (N2P), שלהערכתן יהיו חשובים גם עבור טכנולוגיית A14 (1.4 ננומטר) העתידית
חברת קיידנס (Cadence) וחברת TSMC הטאיוואנית הודיעו על הרחבת שיתוף הפעולה ביניהן והתאמת כלי הפיתוח והקניין הרוחני (IP) של קיידנס לתהליכים החדשים של TSMC: תהליך ה-2 ננומטר ׁN2P, תהליך ה-1.6 ננומטר A16 והתהליך העתידי של 1.4 ננומטר (A14). החברה הודיעה שרכיב טרום-סיליקון DDR5 12.8G אושר במסגרת תוכנית TSMC9000 עבור N2P. בנוסף, פתרונות התכנון הדיגיטלי, האנלוגי והניתוח התרמי, כולל אספקת החשמל לצד האחורי של השבב (BS PDN), עברו הסמכה מלאה לתהליכי N2P ו-A16. שתי החברות משתפות פעולה בפיתוח פתרונות מבוססי-AI ומודלים מסוג LLM (מודל שפה גדול) עבור N2P, שלהערכתן יהיו חשובים גם לטכנולוגיית A14.
שתי החברות הדויעו השבוע שבמסגרת הרחבת שיתוף הפעולה ביניהן, קיידנס תספק את פתרונות התכנון, האריזה וניתוח מערכות השלמים היחידים עבור מארזי 3DFabric של TSMC. הייצע כולל IP מאושר (TSMC9000) לתכנון 3D-IC, כולל HBM3E 9.6G בטכנולוגיות N5/N4P ו-HBM3E 10.4G בטכנולוגיית N3P, לצד פתרונות Universal Chiplet Express™ (UCIe™) 16G N3P/64G/32G. כמו כן, שבב הבדיקה HBM4 של קיידנס הוא טרום-סיליקון המוכן לשלב ה-tapeout (מעבר מקבצי התכנון הסופיים לייצור בפועל). פלטפורמת Cadence IntegrityTM 3D-IC כוללת כעת תמיכה משופרת באיכות התוצאה (QoR), תזרימי בקרת איכות (QC) מלאים עבור 3D-IC עם תזרימי ייחוס ל-3Dblox. התמיכה החדשה כוללת יצירת מעבר אות בין צ'יפלטים בתכנון רב-שבבי וכלים מבוססי-AI לתכנון, חלוקה ואופטימיזציית 3D-IC מקצה-לקצה.
בנוסף, פתרון Cadence EMX Planar 3D Solver הוא כבר מוסמך עבור N3, וכעת מצוי בתהליכי הסמכה ל-N2P. החברה מסרה שבתחום הקניין הרוחני לתעשיית הרכב, היא קיבלה הסמכה של תכנונים ותזרימי תכנון מאושרים לתהליכי N5A ו-N3A של TSMC. בין המודולים שקיבלו את ההסמכה: LPDDR5X-9600, PCI Express® , UCIe, (PCIe®) 5.0, CXL 2.0, 25G-KR ו-SerDes מרובה-פרוטוקולים בקצב של 112G.
פורסם בקטגוריות: חדשות , כתבות טכנולוגיות בחסות אבנט , סמיקונדקטורס , תוכנה ותכנון אלקטרוני
פורסם בתגיות: TSMC , סמיקונדקטורס , קיידנס , תכנון אלקטרוני
