וובינר סינופסיס לאימות תכנוני 3DIC יתקיים ב-19 במאי 2026
11 מאי, 2026
ההדרכה המקוונת תינתן על-ידי אינטל ותתקיים בשעה 19:00 לפי שעון ישראל. היא תתמקד במתודולוגיות חדשות לבדיקות סופיות (Signoff) של שבבים תלת-מימדיים (3DIC) מרובי-אריחים
ביום ג' ה-19 במאי 2026 בשעה 19:00 לפי שעון ישראל, חברת סינופסיס (Synopsys) וובינר משותף עם חברת אינטל (Intel) אשר יוקדש לסוגיית הבדיקות הסופיות (Signoff) של שבבים תלת-מימדיים (3DIC) המבוססים על ארכיטקטורה ריבוי אריחים (Disaggregated Designs), הכוללת Chiplets ו/או פיסות סיליקון נפרדות מסוגים שונים. הוובינר יועבר על-ידי מהנדסת בכירה באינטל, ויקטוריה קולסוב (Victoria Kolesov).
במסגרת הוובינר בשם From Construction to Signoff: 3DIC Methodology for Disaggregated Designs, תציג אינטל כיצד התכנונים המפורקים שלה (Disaggregated Designs) בפלטפורמות לקוח ושרת הובילו להתפתחות מתודולוגיות חדשות לבניית מערכות 3D מרובות־שבבים (Multi-Die) וביצוע ה-Signoff שלהן. היא תציג ניסיון מעשי בשימוש בזרימות העבודה המלאות של סינופסיס, כולל: Signoff לניתוח תזמונים סטטי (Static Timing Analysis), ואימות פריסה תלת־ממדית (3D Layout Verification) בתכנוני Interposer פסיביים ו-Interposer אקטיביים.
What you’ll learn:
- How Intel approaches 3DIC construction for disaggregated designs
- Key requirements for static timing and layout signoff in 3DIC flows
- Differences between passive and active interposer signoff considerations
- How accuracy requirements influence 3D construction methodologies
- Best practices for achieving correct‑by‑construction 3DIC signoff.
Victoria Kolesov joined Intel in 2001 and has held a variety of responsibilities including RTL development, design completion, and design automation. Her current focus is interconnect implementation and 3D design integration. Victoria obtained her MS in Computer Science from St.Petersburg Technical University, Russia.
למידע נוסף ורישום:
3DIC Methodology for Disaggregated Designs
