ביום ג', ה-165 באפריל 2024, תקיים חברת סינופסיס (Synopsys) וובינר בנושא תכנון רכיבי SoC אמינים ומאובטחים עבור מחשבים עתירי עיבוד (HPC), ויישומי AI ו-IoT. ההדרכה המקוונת בשם Enabling SoC Security and Reliability,  תתמקד בשבבים המיוצרים בתהליך TSMC N5. היא תתקיים בשעה בשעה 18:00 לפי שעון ישראל, ותימשך 60 דקות.

Hardware security is essential for high-performance computing (HPC), AI, and Edge IoT applications when designing SoCs in advanced process nodes. These designs include Gigabits of SRAM and require storing >16Kb of repair information to meet yield requirements. Designers are facing the challenges of creating secure, reliable, and cost-effective SoC designs in a timely manner. If you are considering integrating non-volatile memory (NVM) in your next advanced node SoC design, attend this webinar to learn:

• How inherent design needs for security, reliability, configurability, and SRAM repair are best addressed by one-time programmable (OTP) NVM
• The options for OTP in the market and the design considerations when selecting OTP
• How to achieve your product goals with silicon-proven OTP IP in TSMC N5, designed for security, reliability, and easy integration

למידע נוסף ורישום: Enabling SoC Security and Reliability for HPC, AI & IoT with NVM OTP IP in TSMC N5

ביום ד’, ה-26 ביולי 2023 בשעה 20:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בנושא מתודולוגיית ביצוע תיקונים של הרגע האחרון בתכנוני מעבדים (RTL engineering change order – ECO), אשר תודגם על-גבי מעבדי RISC-V בעלי עוצמת עיבוד גדולה. מתודולוגיית ECO מאפשרת לבצע תיקונים מקומיים של הרגע האחרון בלא צורך לחזור על כל תהליכי האימות של התכנון השלם. במסגרת ההדגמה יוצגו היכולות של מערכת Formality ECO של חברת סינופסיס.

Synopsys Formality ECO offers an efficient and accurate solution for RTL ECO by automating the comprehensive ECO flow, analysing differences between original RTL and ECO RTL, generating patches, and validating changes. Formality ECO also supports aggressive RTL optimization techniques, including retiming and auto ungrouping, while providing advanced analysis and debug features to streamline the ECO process. In this presentation, we will explore the advantages of Synopsys Formality ECO on the overall ECO cycle including enhanced patching and faster verification runtime leading to improved TAT.

Speakers:

Vivek Upadhyaya (right), Technical Director at SiFive in Physical Implementation Group. His previous roles encompassed notable companies such as Broadcom, Cadence, Intel, and STMicroelectronics, focusing on RTL-to-GDSII implementation. He is graduate from CCS University Meerut, UP.

Rupali Kale Gaikwad, Staff Engineer at Synopsys. Over a span of 12 years, she has worked on various advanced node ASIC designs of different sectors including automotive, networking, modem, healthcare, high speed CPU implementation. In Synopsys she is responsible for Ecosystem customer success for complete RTL2GDS solution.

למידע נוסף ורישום:

ביום ד’, ה-27 באפריל 2023 בשעה 20:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בתחום התכנון של ארכיטקטורת שבבים מרובי-אריחים (multi-die) המתבססים על מארג התקשורת הפנימי CoreLink CMN-700 של חברת Arm. המארג הזה תוכנן עבור רכיבי SoC מורכבים מאוד, דוגמת אלה המצויים במרכזי נתונים. במסגרת הוובינר יוצגו הדרכים לבנות מודל ושיפור הארכיטקטורה באמצעות מערכת Synopsys Platform Architect. הוובינר יימשך 60 דקות ומיועד לארכיטקטים בתחום השבבים ולכל מי שעוסק בפיתוח ותכנון שבבים. ההשתתפות בוובינר היא בחינם, אולם דורשת רישום מראש.

הדוברים בוובינר:

Barry Spotts is a Field Application Engineer at Arm, specializing in semiconductor interconnect solutions. Barry works directly with Arm partners to assist in developing a IP strategy for their semiconductor architecture project requirements. He works in tandem to bring design solutions to meet their project goals in relation to ARM Based Subsystems and Interconnect.

Holger Kading is a Solutions Application Engineer in the Systems Design Group at Synopsys, focusing on Virtual Prototyping for early SoC architecture exploration and optimization. Holger is working with Synopsys customers and partners worldwide on system-level virtual prototyping solutions for early architecture exploration, performance and power analysis, and system validation.

למידע נוסף ורישום:

Multi-die Data Center Chip Designs with Arm CoreLink CMN-700 and Synopsys Platform Architect

ביום ד’, ה-9 בנובמבר 2022, תקיים חברת סינופסיס (Synopsys) וובינר בתחום המענה המהיר של צוותי פיתוח לשינויים של הרגע האחרון בפונקציונליות של הרכיב: Turnaround Time of Functional ECOs (Engineering Change Orders). שינויים של הרגע האחרון הם חלק בלתי נפרד ושלב בלתי נמנע בתהליך הפיתוח. התמודדות נכונה עם שינויים האלה מאפשרת לתקן באגים ולשלב פונקציות חדשות. הוובינר יתמקד בדרכים היעילות ביותר לניהול התהליך באמצעות מערכת Synopsys Formality ECO. ההדרכה המקוונת תתקיים בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות.

Given the schedule pressures under which the ECO generation process operates, it is essential to: start the ECO process as soon as ECO RTL is ready, Generate a patch as fast as possible and Ensure patch accuracy and minimal disturbance to the implemented design. This approach enables Qualcomm to rapidly create compact, functionally correct, and timing-aware patches and meet its aggressive time-to-market requirements.

למידע נוסף ורישום: Achieving Fast Turnaround Time of Functional ECOs with Synopsys Formality ECO

Speakers:

Sachin Singh (left): Principal engineer at Qualcomm where he leads the design team for cutting-edge GPU projects. He has 22 years of ASIC design experience and currently specializes in RTL-GDS flows including synthesis, equivalence checking, and functional ECOs for signoff. Sachin has a master’s degree from California State University Sacramento.

Makarand Patil (right): R&D manager for Synopsys Formality and Formality ECO products. He has over 20 years of experience in logic equivalence checking technologies spanning various areas of equivalence checking, such as RTL-Gate verification flows, solver engines, front-end language support, functional ECO, datapath optimizations, and UPF aware verification flows. Makarand holds a master’s degree in Computer Engineering from University of Kansas and a bachelor’s degree from Mumbai University.

למידע ורישום: Functional ECOs with Synopsys Formality ECO

ביום ד’, ה-18 במאי 2022, תקיים חברת סינופסיס (Synopsys) וובינר בתחום האימות של תכנון יחידות אריתמטיות לוגיות (ALU) באמצעות שימוש בלי האימות והבדיקה Synopsys VC Formal DPV (Datapath Validation). הוובינר יתמקד בשיטות הטובות ביותר כתיבת מודלים בשפת C/C++ לאימות התכנון, ויועבר על-ידי מומחה ה-EDA נילאביה דוטה (Neelabja Dutta), המשמש כמנהל בכיר בקבוצת Applications Engineering של חברת סינופסיס.

ההדרכה תהיה באורך של 60 דקות ותתחיל בשעה 21:00 לפי שעון ישראל. ההשתתפות ללא תשלום.

AI, Graphics, CPU, and many modern designs have arithmetic intensive blocks that are hard to verify with traditional techniques. Synopsys VC Formal DPV (Datapath Validation) has been the industry's golden standard to get closure on datapath verification.

In this Synopsys webinar, we will discuss why you need a specialized formal verification tool to verify datapath. We will also present the do's and don'ts of writing C/C++ models for the arithmetic blocks so that these C/C++ models are ready for formal equivalence checking with their RTL design implementation.

Following these best practices will help you get started with DPV successfully, reduce debug and run time, and maximize your verification efficiency. You will walk away with real knowledge on how best to write your C/C++ models for efficient datapath validation.

למידע נוסף והרשמה:

Writing C/C++ Models for Efficient Datapath Validation Using VC Formal DPV