סינופסיס שידרגה את DesignWare בסיוע חברת CEVA

6 אוגוסט, 2013

היעד המרכזי של ההרחבה הוא לשפר את ביצועי המעבדים בתוך השבב: מעבדי CPU, מעבדי GPU ומעבדי DSP. סינופסיס מסרה שהיא פותחה בשיתוף פעולה עם לקוחות מרכזיים: Imagination Technologies, VeriSilicon וחברת CEVA הישראלית

חברת סינופסיס (Synopsys) הכריזה על ערכת הפיתוח החדשה DesignWare HPC Design Kit, המיועדת לשפר את התכנון של רכיבי SoC (מערכות על-גבי שבב).

החבילה החדשה כוללת הרחבות של מוצרי DesignWare Duet Embedded Memory ושל פורטפוליו הספריות Logic Library IP. היעד המרכזי של ההרחבה הוא לשפר את ביצועי המעבדים בתוך השבב: מעבדי CPU, מעבדי GPU ומעבדי DSP. סינופסיס מסרה שההרחבה פותחה בשיתוף פעולה עם לקוחות מרכזיים, בהם חברת Imagination Technologies, VeriSilicon וחברת CEVA הישראלית.

סגן נשיא לשיווק בחברת CEVA, ערן ברימן, אמר שהחברה מצפה להמשיך ולשתף פעולה עם סינופסיס במטרה לשפר את הביצועים והחיסכון בהספק של מעבדי ה-DSP שהחברה מפתחת. "מעבדי DSP הם רכיב מהותי בכל מוצר אלקטרוניקה מתקדם. הלקוחות מתבססים על ליבות ה-DSP שלנו כדי לחסוך בשטח סיליקון ולהפחית את צריכת ההספק".

ערכת התכנון HPC כוללת זיכרונות מטמון (Cache) ודלגלגים (Flip-flops) מותאמי-ביצועים המאפשרים לשפר את המהירות בעד ל-10% בהשוואה לחבילת Duet סטנדרטית. בכדי למזער שטח סיליקון, הפסדי זליגה והפסדי הספק דינמי, הערכה החדשה מספקת דלגלים מרובי סיביות וזיכרון SRAM צפוף. להערכת החברה, שיפורים אלה מצמצמים את צריכת ההספק בשיעור של עד 25% בלא לפגוע בביצועי המעבד.

חברת Imagination מסרה שהערכה המורחבת שימשה לתכנון המעבד הגרפי החדש שלה, PowerVR Series-6. מנהל הפרוייקט, מרק דון, אמר שהמערכת סייעה להשיג חיסכון של 25% בצריכת ההספק הדינמי, וצימצום של 10% בשטח הסיליקון. "בנינו תהליך תכנון מווסת שאיפשר לקצר ב-30% את זמן היישום", אמר.

טייפאאוט של 14 ננומטר ב-UMC

בתוך כך, בחודש שעבר הצליחו החברות סינופסיס ו-UMC לבצע Tapeout (ייצור שבב נסיוני) מוצלח של שבב CMOS המבוסס על טרנזיסטורי FinFET בגיאומטריה של 14 ננומטר. תכנון השבב נעשה באמצעות חבילת הספריות של מערכת DesignWare IP ביחד עם תוכנת StarRC המאפשרת למדל את מבנה הטרנזיסטורים בשבב, כדי לנתח הופעת זרמים פרזיטיים.

פורסם בקטגוריות: DSP , MCU/MPU , חדשות , תוכנה ותכנון אלקטרוני