אבנט אייסיק ובר־אילן מקימות מרכז חדשנות לצ’יפלטים מהדור הבא

[בתמונה: מימין לשמאל: פאבל וילק ויוליה מילשטיין – אבנט אייסיק. ד"ר ליאוניד יאביץ, פרופ' אדם תימן, פרופ' אלכס פיש – אוניברסיטת בר אילן. קרדיט – יוני רייף]

חברת אבנט אייסיק (Avnet ASIC) ואוניברסיטת בר־אילן הודיעו על הקמת מרכז חדשנות משותף לפיתוח טכנולוגיות צ’יפלטים (Chiplets) מהדור הבא. המרכז צפוי להיפתח במהלך שנת 2026 ויפעל באתר החברה, תוך שיתוף פעולה הדוק עם מכון EnICS – מכון המחקר לתכן שבבים של אוניברסיטת בר־אילן.

המרכז החדש יתמקד בפיתוח פתרונות אינטגרציה מתקדמים באריזות 2.5D ו־3D, המבוססים על טכנולוגיות ייצור מתקדמות של TSMC. מטרתו היא להאיץ את אימוץ ארכיטקטורות הצ’יפלטים ולתת מענה לביקוש הגובר באירופה לפתרונות סמיקונדקטור מתקדמים, בעיקר בקרב חברות Fabless.

שיתוף הפעולה משלב בין היכולות התעשייתיות של אבנט אייסיק – המתמחה בתכנון ASIC, מימוש פיזי ואריזות שבבים מתקדמות – לבין הידע המחקרי של מכון EnICS, העוסק בארכיטקטורות שבבים, תכן SoC, מערכות מחשוב עתירות ביצועים וטכנולוגיות זיכרון ואבטחת חומרה. המטרה היא ליצור פלטפורמה שתאפשר תרגום מהיר של מחקר אקדמי לפתרונות תעשייתיים יישומיים.

לדברי החברות, שוק הסמיקונדקטור האירופי מצוי בעיצומו של תהליך התרחבות, בין היתר על רקע יוזמות ממשלתיות והשקעות פרטיות, מה שמוביל לביקוש גובר לאינטגרציה הטרוגנית מתקדמת. ארכיטקטורות מבוססות צ’יפלטים מאפשרות לשלב רכיבים שיוצרו בתהליכים שונים, תוך שיפור ביצועים, חיסכון בהספק וגמישות תכנונית – יתרונות מרכזיים בעידן של עלויות ייצור גבוהות ומגבלות סקיילינג.

מרכז החדשנות יפעל במודל של סביבת עבודה משותפת, שבה מהנדסי אבנט אייסיק וחוקרי האוניברסיטה יעבדו יחד על פיתוח, בחינה ואופטימיזציה של פתרונות אינטגרציה מתקדמים. הפעילות תתבצע בהתאם לסטנדרטים גלובליים של פיתוח וייצור, תוך התאמה לצרכים של לקוחות באירופה ובישראל.

יוליה מילשטיין, מנהלת הפעילות העסקית באבנט אייסיק, אמרה כי חברות אירופאיות מחפשות כיום פתרונות אינטגרציה מתקדמים וזמינים מקומית, שיאפשרו להן להתמודד עם דרישות הולכות ומורכבות של ביצועים, הספק ו־Form Factor. לדבריה, השילוב בין יכולות המחקר של אוניברסיטת בר־אילן לבין הניסיון התעשייתי של אבנט אייסיק צפוי לקצר את זמן ההגעה לשוק ולהפחית סיכונים טכנולוגיים.

פרופ’ אלכסנדר פיש, מייסד ומנהל שותף של מכון EnICS, ציין כי שיתוף הפעולה מאפשר להפוך מחקר אקדמי מתקדם ליישומים בעולם האמיתי, ולחזק את תעשיית השבבים הן באירופה והן בישראל באמצעות חיבור ישיר בין אקדמיה לתעשייה.

וובינר סינופסיס לתקן Chiplet UCIe יתקיים ב-8 בפברואר

ביום ה’, ה-2 בפברואר 2024 בשעה 19:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בתחום האימות וההתמודדות עם תקן הקישוריות בין אריחי סיליקון נפרדים בתוך השבב, Chiplet Interconnect Express – UCIe. הגרסה הראשונה של התקן (v1.0) הוצגה בחודש מרץ 2022 והעידכון הראשון (v1.1) פורסם בחודש יולי 2023. התקן מבטא דרישה גדולה מאוד בשוק לתקן חיבוריות פתוח שיאפשר לחברות לפתח שבבים חזקים יותר וחסכוניים באנרגיה.

העידכון לתקן הוסיף לו יכולת לספק מענה לצרכים מרכזיים: תוספות ייעודיות לתעשיית הרכב, שימוש בפרוטוקולי הזרמת נתונים, התאמת התכנון למארזים מתקדמים והוספת יכולות לביצוע בדיקות הסמכה של התכנון ושל השבב. וובינר Addressing UCIe 1.1 IP and System Level Verification Challenges יתמקד בשיקולי תכנון מרכזיים שיאפשרו לעמוד בדרישות האימות של התכנון, וסקירה של פתרונות סינופסיס המאפשרים לבצע את מטלת התכנון המורכבת של רכיבי UCIe 1.1.

הדוברים בוובינר:

Varun Agrawal (right), Sr Staff Product Manager at Synopsys. Varun has 15 years of experience in IP to System Level Functional Verification with expertise in Simulation, Emulation and Virtualization domain. Prior to Product Management, Varun led R&D projects in Virtualization over Emulation and worked in various development and customer facing roles at multiple design and EDA companies.

Divya Jindal (left) is a Product Engineer for UCIe VIP with 7+ years of experience working on Verification solutions for Memory protocols and UCIe. Divya is working on Synopsys UCIe IP for in-house validation.

למידע נוסף ורישום:

UCIe 1.1 IP and System Level Verification Challenges