וובינר

וובינר סינופסיס בנושא תיקוני תכנון (ECO) יתקיים ב-26 ביולי

פורסם בתאריך ע"י Techtime

ביום ד’, ה-26 ביולי 2023 בשעה 20:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בנושא מתודולוגיית ביצוע תיקונים של הרגע האחרון בתכנוני מעבדים (RTL engineering change order – ECO), אשר תודגם על-גבי מעבדי RISC-V בעלי עוצמת עיבוד גדולה. מתודולוגיית ECO מאפשרת לבצע תיקונים מקומיים של הרגע האחרון בלא צורך לחזור על כל תהליכי האימות של התכנון השלם. במסגרת ההדגמה יוצגו היכולות של מערכת Formality ECO של חברת סינופסיס.

Synopsys Formality ECO offers an efficient and accurate solution for RTL ECO by automating the comprehensive ECO flow, analysing differences between original RTL and ECO RTL, generating patches, and validating changes. Formality ECO also supports aggressive RTL optimization techniques, including retiming and auto ungrouping, while providing advanced analysis and debug features to streamline the ECO process. In this presentation, we will explore the advantages of Synopsys Formality ECO on the overall ECO cycle including enhanced patching and faster verification runtime leading to improved TAT.

Speakers:

Vivek Upadhyaya (right), Technical Director at SiFive in Physical Implementation Group. His previous roles encompassed notable companies such as Broadcom, Cadence, Intel, and STMicroelectronics, focusing on RTL-to-GDSII implementation. He is graduate from CCS University Meerut, UP.

Rupali Kale Gaikwad, Staff Engineer at Synopsys. Over a span of 12 years, she has worked on various advanced node ASIC designs of different sectors including automotive, networking, modem, healthcare, high speed CPU implementation. In Synopsys she is responsible for Ecosystem customer success for complete RTL2GDS solution.

למידע נוסף ורישום:

Implementing Logical ECOs with Synopsys Formality ECO on High Performance RISC-V Cores

וובינר סינופסיס לתכנון מרובה-אריחים יתקיים ב-26 באפריל 2023

פורסם בתאריך ע"י Techtime

ביום ד’, ה-27 באפריל 2023 בשעה 20:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בתחום התכנון של ארכיטקטורת שבבים מרובי-אריחים (multi-die) המתבססים על מארג התקשורת הפנימי CoreLink CMN-700 של חברת Arm. המארג הזה תוכנן עבור רכיבי SoC מורכבים מאוד, דוגמת אלה המצויים במרכזי נתונים. במסגרת הוובינר יוצגו הדרכים לבנות מודל ושיפור הארכיטקטורה באמצעות מערכת Synopsys Platform Architect. הוובינר יימשך 60 דקות ומיועד לארכיטקטים בתחום השבבים ולכל מי שעוסק בפיתוח ותכנון שבבים. ההשתתפות בוובינר היא בחינם, אולם דורשת רישום מראש.

הדוברים בוובינר:

הולגר קיידינג (מימין) וברי ספוטס
הולגר קיידינג (מימין) וברי ספוטס

Barry Spotts is a Field Application Engineer at Arm, specializing in semiconductor interconnect solutions. Barry works directly with Arm partners to assist in developing a IP strategy for their semiconductor architecture project requirements. He works in tandem to bring design solutions to meet their project goals in relation to ARM Based Subsystems and Interconnect.

Holger Kading is a Solutions Application Engineer in the Systems Design Group at Synopsys, focusing on Virtual Prototyping for early SoC architecture exploration and optimization. Holger is working with Synopsys customers and partners worldwide on system-level virtual prototyping solutions for early architecture exploration, performance and power analysis, and system validation.

למידע נוסף ורישום:

Multi-die Data Center Chip Designs with Arm CoreLink CMN-700 and Synopsys Platform Architect

וובינר SemIsrael לתכנון שבבים יתקיים ביום ג’, ה-14 בפברואר

פורסם בתאריך ע"י Techtime

ביום ג’, ה-14 בפברואר 2023 יתקיים מפגש נוסף בסדרת הוובינרים של SemIsrael בתחום התכנון ואימות תכנוני השבבים. הוובינר יתקיים בשעות 13:30-17:00 לפי שעון ישראל. הוובינרים בסדרה מיועדים לקהילת השבבים הישראלית. ההשתתפות היא ללא תשלום. בסיומה של כל הרצאה יישאר זמן לשאלות ותשובות. בוובינר יתקיימו שבע הרצאות-מומחים בנושאי ליבה בתכנון שבבים.

ההרצאות שיתקיימו בוובינר:

An Effective Path to Low-Power Design

Journey to the Best Performance-per-Watt at 3nm and Below

How Much Formal Verification is Enough? A Verification Method For High-Consequence Systems

High-Level Synthesis – Are You Still Missing Out?

Excellicon Product Portfolio

Accelerating Data For a Connected World: The Power of Optimized Silicon

RISC-V Models For Verification, Architectural Exploration, and Software Development

למידע נוסף והרשמה:

www.semisrael-expo.com/semisrael-tech-webinar

וובינר סינופסיס לבדיקת הספק ה-SoC, ב-7 בפברואר 2023

פורסם בתאריך ע"י Techtime

ביום ג’, ה-7 בפברואר 2022, תקיים חברת סינופסיס (Synopsys) וובינר משותף עם SemiWiki המוקדש לתחום ניתוח הספק מבוסס RTL במסגרת הפיתוח של רכיבי SoC חסכוניים בהספק. הוובינר יתחיל בשעה 10:00 לפי שעון ישראל ויימשך 45 דקות. הדובר המרכזי בוובינר יהיה מדען ראשי לתחום Power-Estimation בחברת סינופסיס, אלכס ווייקפילד.

היעילות האנרגטית הפכה מרכיב קריטי בתכנוני שבבים, אולם למרות שטכנולוגיית ניתוח הספק מבוססת RTL מוכרת שנים רבות, הגישות המסורתיות לא מצליחות לספק מידע מדוייק דיו. במסגרת ההרצאה יציג ווייקפילד מתודולוגיות מומלצות שניתן לממש באמצעות טכנולוגיית ניתוח RTL של סינופסיס, אשר מבטיחות קבלת תובנות הספק אמינות ומדוייקות במהלך תכנון השבב.

מבנה ההרצאה:

Motivations for RTL power analysis

Basics of power consumption and associated calculations

. Key factors affecting RTL power accuracy: fast synthesis and mapping, clock tree modeling, and parasitics estimation

.Best practices to achieve good correlation and consistent accuracy

למידע נוסף ורישום: Consistent RTL Power Analysis Accuracy

וובינר סינופסיס ל-Turnaround Time of Functional ECO, יתקיים ב-9 בנובמבר 2022

פורסם בתאריך ע"י Techtime

ביום ד’, ה-9 בנובמבר 2022, תקיים חברת סינופסיס (Synopsys) וובינר בתחום המענה המהיר של צוותי פיתוח לשינויים של הרגע האחרון בפונקציונליות של הרכיב: Turnaround Time of Functional ECOs (Engineering Change Orders). שינויים של הרגע האחרון הם חלק בלתי נפרד ושלב בלתי נמנע בתהליך הפיתוח. התמודדות נכונה עם שינויים האלה מאפשרת לתקן באגים ולשלב פונקציות חדשות. הוובינר יתמקד בדרכים היעילות ביותר לניהול התהליך באמצעות מערכת Synopsys Formality ECO. ההדרכה המקוונת תתקיים בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות.

Given the schedule pressures under which the ECO generation process operates, it is essential to: start the ECO process as soon as ECO RTL is ready, Generate a patch as fast as possible and Ensure patch accuracy and minimal disturbance to the implemented design. This approach enables Qualcomm to rapidly create compact, functionally correct, and timing-aware patches and meet its aggressive time-to-market requirements.

למידע נוסף ורישום: Achieving Fast Turnaround Time of Functional ECOs with Synopsys Formality ECO

Speakers:

Sachin Singh (left): Principal engineer at Qualcomm where he leads the design team for cutting-edge GPU projects. He has 22 years of ASIC design experience and currently specializes in RTL-GDS flows including synthesis, equivalence checking, and functional ECOs for signoff. Sachin has a master’s degree from California State University Sacramento.

Makarand Patil (right): R&D manager for Synopsys Formality and Formality ECO products. He has over 20 years of experience in logic equivalence checking technologies spanning various areas of equivalence checking, such as RTL-Gate verification flows, solver engines, front-end language support, functional ECO, datapath optimizations, and UPF aware verification flows. Makarand holds a master’s degree in Computer Engineering from University of Kansas and a bachelor’s degree from Mumbai University.

למידע ורישום: Functional ECOs with Synopsys Formality ECO

וובינר סינופסיס בתחום התכנון והסימולציה של רכיבי RFIC

פורסם בתאריך ע"י Techtime

ביום ד’, ה-17 באוגוסט 2022, תקיים חברת סינופסיס (Synopsys) וובינר בנושא התכנון, האימות ובדיקת תופעות אלקטרומגנטיות ברכיבי RFIC. ההדרכה תתמקד בחבילת הפתרונות Synopsys Custom Design, אשר מספקת כלים לביצוע סימולציה אלקטרומגנטית לצורך מידול רכיבים אקטיביים ופאסיביים ובדיקת עמידת התכנון בדרישות המערכת וברגולציה. הוובינר יתקיים בשעה 20:00 לפי שעון ישראל ויימשך 60 דקות.

למידע נוסף ורישום: Design and Verify State-of-the-Art RFICs using Synopsys / Ansys Custom Design Flow

Speakers:

Samad Parekh (left), Product Manager for Spice Simulation and Design Environment products at Synopsys. He has 10 years of experience serving as a senior member of the Synopsys Applications Engineering team supporting Analog and Custom tools. Prior to Synopsys, Samad worked as an RF designer for 6 years designing RF and microwave circuits for the cellular and aerospace markets.

Kelly Damalou (right), Product Manager for the Ansys on-chip electromagnetic simulation portfolio. For the past 20 years she has worked closely with leading semiconductor companies, helping them address their electromagnetic challenges. She joined Ansys in 2019 through the acquisition of Helic, where, since 2004 she held several positions both in Product Development and Field Operations.

More about the webinar:

The design and characterization of RF circuits is a complex process. In addition to the challenges posed by modern semiconductor processes and the growth of modern standards such as 5G, the designer must also account for electromagnetic effects that become significant at RF and mmWave frequencies. The Synopsys Custom Design Family provides a holistic way of solving the RF Designer’s challenges from seamless integration of Ansys products for passive component synthesis, and accurate, high-capacity EM modeling of critical components, simulation and post-processing of important RF measurements, to layout creation and accounting for physical effects.

למידע נוסף ורישום: Design and Verify State-of-the-Art RFICs using Synopsys / Ansys Custom Design Flow

וובינר אדוונטק בתחום המפעל המקושר החכם

פורסם בתאריך ע"י Techtime

חברת אדוונטק ישראל (Advantech) תקיים ביום ג', ה-23 באוגוסט 2022 בשעה 11:00 לפי שעון ישראל, וובינר מיוחד בתחום מערכות מפעל חכם המבוסס על קישוריות ומידע. הוובינר The Next-Level Optimization: Factory Facility Management. הוובינר יימשך 60 דקות. ההשתתפות היא בחינם אולם כרוכה ברישום מראש.

יישום שיטות של ייצור חכם הפך למרכיב מרכזי בשיפור היעילות והפחתת העלויות של התעשייה המודרנית. במהלך הוובינר יספקו מומחי אדוונטק הדרכה בהגדרת אתגרי המפעל החכם וביישום הפתרונות שהחברה מספקת. התוכנית כוללת נושאים כמו הפקת תובנות, שינוי דיגיטלי וניתוח האתגרים. פתרונות אוטומציה וניהול מרחוק, ופתרונות תקשורת אלחוטית בין מערכות המפעל, ניטור מידע בזמן אמת, תחזוקת ציוד באמצעים דיגיטליים ובניית מערך מידע המציג את הפעילות הכוללת של המפעל.

המעבר למפעל מקושר חכם מאפשר להתגבר על ארבעת הגורמים המרכזיים הפוגמים ביעילות הייצור: קושי בניהול נכסי המפעל באופן המצמצם את זמני ההשבתה לצורך רכש וחזוקה, ניהול תשתיות באופן המאפשר לצמצם צריכת אנרגיה, גאז, מים וכדומה, בקרת תהליכים המאפשרת לשפר את יעילות הייצור ולהפחית את תקלות הבלאי והתחזוקה, וניטור של אתרים רבים ומרוחקים.

חברת אדוונטק היא בעלת נסיון של 35 שנים בפיתוח ואספקת פתרונות קישוריות ליישומים קריטיים. החברה בנתה מערך שלם של פתרונות מלאים למפעל המקושר באמצעות תקשורת קווית, אלחוטית ובאמצעות טכנולוגיות IoT. בהם: מתגי איתרנט, נתבי תקשורת תעשייתיים, נתבי IP סלולריים, שרתים ואמצעי איסוף ורכישת מידע מכל מערכות המפעל. בין השאר, החברה מספקת פתרונות המותאמים לצורכי תעשיית האלקטרוניקה, דוגמת מפעלי הרכבות, יצרני מעגלים מודפסים ועוד.

למידע נוסף ורישום: The Next-Level Optimization: Factory Facility Management

וובינר סינופסיס בתחום Clock-Domain Crossing Verification

פורסם בתאריך ע"י Techtime

ביום ה’, ה-22 ביוני 2022, תקיים חברת סינופסיס (Synopsys) וובינר בתחום היישום של שיטות מתקדמות לניתוח ואימות אותות השעון השונים (Clock-Domain Crossing Verification) בתוך ה-SoC, המנהלים את המודולים הנפרדים שמהם השבב בנוי, ולניתוח ואימות ההשבתה של מודולים בלתי פעילים זמנית (Reset Domain Crossing) בתוך השבב. אתגרים אלה נעשים מורכבים מאוד עם המעבר לרכיבים גדולים מאוד הבנויים מתת-מודולים שונים וכוללים אבני בניין (IP Blocks) אשר מגיעים ממקורות שונים. ההדרכה תתקיים בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות.

למידע נוסף ורישום: Constraints-Driven CDC and RDC Verification including UPF Aware Analysis

Speakers:

Jerome Avezou (left): Senior Staff Application Engineer in the Customer Success Group at Synopsys. In his current role, he supports static verification products, manages various customer engagements and helps architect customer flows.

Diana Kalel (middle): Hardware verification engineer working on the CDC and RDC analysis at ST Microelectronics. She is currently pursuing a PhD specializing in different structural and functional verification flows of CDC and RDC verification.

Jean-Christophe Brignone (right): Senior Member of Technical Staff (SMTS) in the field of CDC and RDC verification in the CPU division, STMicroelectronics, leading the company-wide reference flow working group.

More about the webinar:

Today’s million gates integrated circuits (ICs) involve various intellectual properties (IPs) interfacing with each other through multiple asynchronous clock and reset domains. Ensuring all clocks propagate concurrently across each clock tree components used as clock switching elements or each sequential or combinatorial component, clock output of which becomes asynchronous with respect to the clock input while maintaining predictability of design functionality requires exhaustive CDC verification.

In addition to relying on a robust design specification, it becomes imperative to take advantage of a smart EDA tool that infers all critical design paths including all clocks, clock control signals, clock domain at IP’s boundary level and even the resets for CDC or RDC paths ultimately flagging any unpredictable design behavior. VC SpyGlass CDC and RDC completely meets these verification needs by back-tracing and reporting all signals that needs to be constrained for optimized coverage of the structural verification, eventually delivering high quality of results (QoR) for CDC and RDC analysis.

Proceeding this way prevents the direct reuse of STA (Static Timing Analysis) constraints that may lead to an optimistic configuration, such as the propagation of synchronous clocks instead of asynchronous ones, or other mismatches between CDC analysis and STA, which would limit the number of the analyzed CDC paths.

In this web seminar, we will present the different steps required to manage the constraints generation and elaboration during CDC and RDC analysis. An efficient static low-power verification approach concerning low-power components defined through the UPF file directives will also be illustrated. Lastly, we will conclude by demonstrating ways to manage the different aspects of constraints using VC SpyGlass as an open tcl tool allowing the elaboration of additional and custom features increasing the QoR compared to the native platform.

למידע נוסף ורישום: Constraints-Driven CDC and RDC Verification including UPF Aware Analysis

וובינר סינופסיס להאצת תהליך Equivalence Checking

פורסם בתאריך ע"י Techtime

ביום ה', ה-9 ביוני 2022, תקיים חברת סינופסיס (Synopsys) וובינר בתחום היישום של שיטות חדשות לביצוע אופטימיזציה של תכנוני שבבים, אשר מאפשרות להאיץ פי חמישה את תהליכי הבדיקות והאימות כדי להשיג את המדדים הנדרשים של הספק, ביצועים ושטח השבב (PPA). ההדרכה תתקיים בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות.

למידע נוסף ורישום: 5X Faster Equivalence Checking with Formality ML-driven DPX

Synopsys’ Fusion Compiler provides a broad spectrum of aggressive optimization techniques such as retiming, multibit banking and advanced data-path optimization that our designers want to take advantage of to achieve maximum PPA. Our expectation from production quality Equivalence checking is to be able to complete verification with minimal efforts and the fastest turn-around-time.

This presentation details how Formality with ML-driven Distributed Processing (DPX) delivered out of the box verification without the need to scale back optimizations or sacrifice PPA goals.

Speakers:

Avinash Palepu, Product Marketing Manager for Formality and Formality ECO products. Starting with Intel as a Design Engineer, he has held various design, AE management and Product Marketing roles in the semiconductor design and EDA industries. Avinash holds a Master’s degree in EE from Arizona State University and a Bachelor’s degree from Osmania University.

Woo Sung Choe, Principal Engineer at Samsung Electronics in the SLSI division. Over a span of 20 years, he has worked on advanced node ASIC and SoC design of AP, modem, and connectivity system engineering on various Samsung smartphone projects.

למידע נוסף ורישום: 

5X Faster Equivalence Checking with Formality ML-driven DPX

וובינר סינופסיס ליישומי Sensor Fusion במעבדי DSP

פורסם בתאריך ע"י Techtime

ביום ג’, ה-24 במאי 2022, תקיים חברת סינופסיס (Synopsys) וובינר בתחום יישומי התכת מידע המגיע מחיישנים באמצעות מעבדי ARC® VPX DSP. במהלכו יוצגו יכולות מיוחדות המאפשרות מיטוב של הביצועים תוך כדי התמודדות עם עומסים שונים ועם חיישנים מגוונים.  הארוע, DSP IP for High Performance Sensor Fusion on an Embedded Budget, יתקיים במתכונת מקוונת בשעה 20:00 לפי שעון ישראל. ההדרכה תועבר על-ידי פיטר ואן דר וולף, המשמש כמהנדס פיתוח בכיר בסינופסיס.

למידע נוסף ורישום:

DSP IP for High Performance Sensor Fusion on an Embedded Budget

The growing use of a variety of sensors in edge devices – from wearables to virtual assistants to automotive radar/LiDAR – requires SoCs to have an optimal balance of DSP performance and low power/area. In addition, SoC developers must be able to easily scale their hardware architectures to handle a varying number of data streams while preserving their software investment; it’s just not practical to start over when the current or next design requires a higher or lower level of throughput.

In this webinar we will highlight some of the sensor fusion applications driving the need for more efficient digital signal processing, often combining classical filtering operations and AI-based decision making. Featuring the Synopsys ARC® VPX DSP family, we will explain key functions that can be optimized to handle a spectrum of sensor fusion workloads, while adhering to a single programming environment.

Speaker: Pieter van der Wolf

Pieter is a Principal R&D Engineer at Synopsys. He received his MSc and PhD degrees in Electrical Engineering from the Delft University of Technology. He was an Associate Professor at the Delft University of Technology before joining Philips Research in 1996. In 2006 he joined NXP Semiconductors when it was spun out of Philips Electronics. In 2009 he joined Virage Logic, which was subsequently acquired by Synopsys. He has worked on a broad range of topics including multi-processor architectures and system design methodologies.

וובינר סינופסיס לאימות תכנוני ALUs יתקיים ביום ד' ה-18 במאי

פורסם בתאריך ע"י Techtime

ביום ד’, ה-18 במאי 2022, תקיים חברת סינופסיס (Synopsys) וובינר בתחום האימות של תכנון יחידות אריתמטיות לוגיות (ALU) באמצעות שימוש בלי האימות והבדיקה Synopsys VC Formal DPV (Datapath Validation). הוובינר יתמקד בשיטות הטובות ביותר כתיבת מודלים בשפת C/C++ לאימות התכנון, ויועבר על-ידי מומחה ה-EDA נילאביה דוטה (Neelabja Dutta), המשמש כמנהל בכיר בקבוצת Applications Engineering של חברת סינופסיס.

ההדרכה תהיה באורך של 60 דקות ותתחיל בשעה 21:00 לפי שעון ישראל. ההשתתפות ללא תשלום.

AI, Graphics, CPU, and many modern designs have arithmetic intensive blocks that are hard to verify with traditional techniques. Synopsys VC Formal DPV (Datapath Validation) has been the industry's golden standard to get closure on datapath verification.

In this Synopsys webinar, we will discuss why you need a specialized formal verification tool to verify datapath. We will also present the do's and don'ts of writing C/C++ models for the arithmetic blocks so that these C/C++ models are ready for formal equivalence checking with their RTL design implementation.

Following these best practices will help you get started with DPV successfully, reduce debug and run time, and maximize your verification efficiency. You will walk away with real knowledge on how best to write your C/C++ models for efficient datapath validation.

למידע נוסף והרשמה:

Writing C/C++ Models for Efficient Datapath Validation Using VC Formal DPV

 

וובינר סימנס ו-Digi-Key לתחום ספקי הכוח

פורסם בתאריך ע"י Techtime

חברת Digi-Key Electronics וחברת סימנס (Siemens) יקיימו וובינר משותף בנושא אספקת כוח אמינה למערכות בקרה ואוטומציה. הוובינר יתקיים ביום ג', ה-8 במרץ בשעה 19:00 לפי שעון ישראל, ויימשך 60 דקות. ההדרכה תועבר על-ידי גרג קאטב, מומחה ויועץ טכני של סימנס בתחום ספקי הכוח הקומפקטיים מסוג SITOP. הוובינר יתמקד במספר סוגיות: תכונות מתקדמות ודיאגנוסטיקה בספקי כוח סטנדרטיים, כיצד מערכות PSU6200 ו-SEL1400 מתמודדות עם קצרים ועם מצבי עומס-יתר, וכיצד להבטיח אספקת כוח אמינה ביישומי IIoT.

במהלך ההדרכה, ייבחנו מצבים שונים שעימם ספקי הכוח צריכים להצמודד דוגמת נפילות מתח פתאומיות, קצר בציוד קצה, שינויים מהירים וחדים בעומס, ועוד. לדברי מנהל שיווק שותפים בחברת Digi-Key, אריק הלוורסון, "הוובינר ידריך מהנדסים כיצד למנוע טעויות המשבשות את תהליך הייצור וגורמות נזקים".קאטב הוא מומחה בתחום מערכות אל-פסק (UPS) וטכנולוגיות של סוללות. הוא צבר נסיון של 15 שנה בתכנון מערכות ובייעוץ למפתחי מערכות קריטיות תעשייתיות ומסחריות.

הסמינר מיועד למהנדסים ולכל מי שזקוק להשלים את ידיעותיו בתחום אספקת הכוח. ההרצאות יינתנו בשפה האנגלית. ההשתתפות בחינם. נרשמים אשר לא יוכלו להשתתף בוובינר המקוון, יקבלו מ-Digi-Key הקלטה של הארוע.

חברת Digi-Key Electronics מהעיירה Thief River Falls במינסוטה, ארה”ב, היא מפיצה גלובלית של רכיבי אלקטרוניים המספקת כ-11 מיליון מוצרים של כ-1,300 יצרנים, שמתוכם כ-2.6 מיליון רכיבים נמצאים אצלה במלאי וזמינים למשלוח מיידי. החברה מספקת משאבים נוספים למהנדסים, בהם EDA וכלי תכנון, גיליונות נתונים, תכנוני ייחוס, תכנים להעמקת הידע ועוד.

למידע נוסף ורישום: Reliable Power Supplies for Automation and Control

 

וובינר סינופסיס לתכנון RTL מוכוון הספק וביצועים

פורסם בתאריך ע"י Techtime

ביום ג', ה-18 בינואר 2022 תקיים חברת סינופסיס (Synopsys) וובינר הדרכה בנושא שיפור תכנון שבבים באמצעות RTL להשגת ביצועים משופרים של הxפק ביצועים ושטח הסיליקון (Power-Performance-Area – PPA). ההדרכה תתקיים באנגלית במתכונת מקוונת בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות. הוובינר יועבר על-ידי מומחים מחברת סינופסיס אשר יציגו מתודות מומלצות לניתוח סוגיות ההספק ואופטימיזציה של קוד ה-RTL באמצעות שימוש בפתרון RTL Architect של החברה.

למידע נוסף ורישום: Improving Design Power and Performance

Exploring the impact of RTL on implementation PPA has traditionally been very difficult since it was hard to connect the results to the source code.  The first difficulty occurs during elaboration and synthesis. The RTL is converted to gates and the references to the source code are lost.  The second difficulty is the gate-centric, implementation, PPA reports. The reports are designed to identify place and route issues on gate-level timing paths which is not useful to identify opportunities to improve RTL. In this webinar, Synopsys will demonstrate how to use RTL Architect™ to analyze power and restructure RTL.

Attend this Synopsys webinar to learn how to:

  • Analyze RTL to identify the largest contributions to power dissipation
  • Perform advanced glitch analysis using the hybrid PrimePower flow
  • Perform RTL restructuring tasks: group, ungroup and reparent

דוברים:

Jeffrey Lee, Applications Engineer, Senior Staff, Synopsys

Jeffrey Lee is a Product Engineer part of the New Product Introduction team. He is currently working on deploying RTL Architect to a broader customer base. His experience includes working on Design Compiler® NXT and Power Compiler™.

Vinkesh Prajapati, Applications Engineer, Senior Manager, Synopsys

Vinkesh Prajapati has over 15 years of experience in product and applications engineering focussing on RTL2GDSII solutions. He is currently managing the product engineering teams for RTL Architect and Design Planning solutions based out of Bangalore, India.

Jim Schultz, Product Marketing Manager, Synopsys

Jim Schultz is the product marketing manager for RTL Architect. He has a rich background that includes both chip design and product engineering in processor, network and security markets.

למידע נוסף ורישום: Improving Design Power and Performance

וובינר סינופסיס לתכנון שיתופי של שבבים יתקיים ב-10 לנובמבר

פורסם בתאריך ע"י Techtime

ביום ד', ה-10 בנובמבר 2021, תקיים חברת סינופסיס (Synopsys) וובינר בתחום התכנון השיתופי של שבבים חדשים שבו משתתפים גם צוותי הפיתוח של המעגלים וגם צוותי הפיתוח של פריסת השבב המלא (Layout). שיתוף הפעולה בין הצוותים חיוני כדי להבטיח עמידה ביעדים החשמליים של המרכיבים האנלוגיים בשבב. הארוע, Enabling Effective Design & Layout Collaboration for Next Generation Analog and Mixed-Signal Designs, יתקיים במתכונת מקוונת בשעה 17:00 לפי שעון ישראל. ההדרכה תועבר על-ידי חברת סינופסיס ועל-ידי חברת Cliosoft.

Cliosoft and Synopsys will present the best practices that leading design teams are deploying to keep the communication flowing – especially in this time of remote work.  Attendees will gain insights on:

How to achieve effective design/layout collaboration to reduce the number of iterations, and shorten time to analog design closure, and Cliosoft SOS and Synopsys Custom Design Platform as a unified solution for full flow analog and mixed-signal design.

למידע נוסף ורישום: Effective Design & Layout Collaboration

Speakers:

Karim Khalfan (right) and Soni Kapoor
Karim Khalfan (right) and Soni Kapoor

Karim Khalfan, Vice President of Applications Engineering, Cliosoft.

Karim Khalfan is responsible for managing the Application Engineering group and the office of customer advocacy for the past 18 years. He has led various efforts to ensure the broad deployment of Cliosoft SOS design data and IP management across the semiconductor industry. Karim has received his Bachelor of Science degree in Computer Science from the University of Texas.
Soni Kapoor, Technical Marketing Manager, Synopsys

Soni Kapoor is a Technical Marketing Manager for Custom Design Solutions at Synopsys. He has 10 years of experience in the semiconductor and EDA industry with roles spanning from analog design and applications engineer to product management and marketing. He has published a variety of video white papers, and blogs on Analog/Custom Design and Layout methodologies.

וובינר סינופסיס לאימות הבטיחות של IP ו-SoC יתקיים ב-20 ביולי

פורסם בתאריך ע"י Techtime

ביום ג', ה-20 ביולי 2021, תקיים חברת סינופסיס (Synopsys) וובינר בתחום הבדיקה והאימות הפונקציונלי של בטיחות תכנוני SoCs ושל מודולי IP באמצעות ניתוחי FMEDA, SPFM, LFM ו-PMHF, תוך שימוש בפתרון Synopsys FuSa של החברה. הארוע, Accelerate Functional Safety Certification of IP and SoC Designs – Part 2, יתקיים במתכונת מקוונת בשעה 21:00 לפי שעון ישראל. ההדרכה תועבר על-ידי מהנדס יישומים בכיר של חברת סינופסיס.

Random faults analysis process starts with FMEA (Failure Mode and Effect Analysis) and continues to FMEDA (Failure Mode Effect Diagnostic Analysis) for estimating the ISO 26262 metric for SPFM (Single Point Fault Metric), LFM (Latent Fault Metric) and PMHF (Probabilistic Metric for (Random) Hardware Failures). Validation of the FMEDA metric is done through fault injection testing. The challenge for verification engineers is how to get from the abstract level of FMEDA to the task of fault simulation to validate diagnostic coverage and Fsafe.

Complex IPs, however, pose many challenges to this established safety analysis process:
  • How to extract the IP hierarchy to be used for the FMEA/FMEDA analysis?
  • How to correctly define the Design Data for Failure Rate computation?
  • How to get from the abstract level of FMEDA to the task of fault simulation to validate diagnostic coverage and Fsafe?

This Synopsys webinar series will cover a high-level introduction to Synopsys FuSa solutions including Z01X and VC Formal that address these challenges, using OR1200 IP as the example.

למידע נוסף ורישום: Accelerate Functional Safety Certification of IP and SoC Designs

אודות המרצה:

Sai Karthik Madabhushi is a Synopsys Formal expert based in the UK. He has 16+ years of experience working on Formal Verification tools and developing Assertion IP. Prior to Synopsys, he has worked in Cadence IFV RD and been a Formal Expert for Jasper in Northern Europe (UK & Scandinavia). He currently manages clients and consulting work in Japan, Israel & Europe for Synopsys’ VC Formal.

וובינר Enclustra בנושא פתרונות SoM מבוססי FPGA

פורסם בתאריך ע"י Techtime

חברת IC-SHINE GLOBAL מהרצליה המייצגת בישראל את חברת Enclustra השווייצרית, תקיים וובינר ללקוחות בישראל שיתמקד בפתרונות System on Module מבוססי FPGA שאותן מספקת חברת Enclustra.

הוובינר יתקיים ביום ד', ה-9 ליוני 2021 בשעה 10:00 לפי שעון ישראל, ויימשך שעה אחת בלבד. הוא ייערך בשיתוף חברת Mulberry1 הישראלית, שהיא בית תכנון ותיק בתחומי החומרה, הקושחה והתוכנה. פתרונות SoM מבוססי FPGA מאפשרים כניסה מהירה לשוק והתאמה של המערכת לדרישות הלקוח.

המגוון הגדול של פתרונות SoM מעניק ללקוחות יכולת לאתר להתאים את הפתרון המתאים ביותר לצרכים המיוחדים שלהם. במהלך הוובינר תציג חברת מלברי1 מוצרים חדשים של חברת Enclustra, לצד פרוייקטים מעשיים שבהם נעשה שימוש בפתרונות SoM עבור יישומים שונים בתחומים תעשיתייים מגוונים, כמו התעשייה הצבאית, התעשייה הרפואית ועוד.

הוובינר מיועד למהנדסים, מנהלי צוותים ואנשי פיתוח. השתתפות בוובינר היא בחינם, וכרוכה ברישום מראש.

למידע נוסף ורישום: IC-SHINE GLOBAL

פרטי קשר:

שלומי שיינמן, IC-SHINE GLOBAL, מייל: [email protected]

רוברטו שילטון, Mulberry1, מייל: [email protected]

ביום ג', ה-4 למאי 2021, תתקיים השיחה הראשונה במפגשי Tuesday Tech Talk של טקסס אינסטרומנטס

פורסם בתאריך ע"י Techtime

חברת טקסס אינסטרומנטס (Texas Instruments) משיקה בישראל את אירועי Tuesday Tech Talk, שהיא סדרה של הרצאות וסדנאות קצרות ומקצועיות במגוון נושאים המצויים כיום בליבת העניין של התעשייה. בהם: רפואה, תעשיית הרכב, מכשור ביתי, מכשור תעשייתי ועוד. המפגשים הם בני 45 דקות בלבד כל אחד.

הם מיועדים לאנשי התעשייה בישראל, וייערכו בהנחיית מהנדסים מומחים בתחומם מחברת טקסס אינסטרומטס העולמית. סדרת ההרצאות הראשונה תתמקד בתחום המכשור הרפואי, האפליקציות והתכן הרפואי ומה ניתן ליישם בעזרת הכלים הטכנולוגיים שיש לחברת TI להציע. המפגש הראשון יתקיים ביום ג', ה-5 למאי 2021, ויוקדש לנושא Biosensing Front End Devices – ECG, EEG & SPO2.

ההרשמה להרצאות היא ללא עלות, ומיועדת לכל המהנדסים המעוניינים להרחיב ולחדד את הידע שלהם בתחומים אלה.

תוכנית המחזור הראשון של Tuesday Tech Talk:

למידע נוסף ורישום: Tuesday Tech Talks

האצת בדיקות סופיות באמצעות פלטפורמת RTL Static Signoff

פורסם בתאריך ע"י Techtime

Many SoC designers continue to look for ways to shorten the overall design cycle, address shrinking schedules, and spend engineering resources on differentiating their products. To address the challenges faced by SoC designers, they typically use a single point tool within a traditional SoC design cycle.

This tends to cause spending a substantial amount of time ensuring alignment amongst different tools, leaving less time for important design analysis tasks and meeting signoff targets. By utilizing a unified platform for static signoff, the verification of SoCs can be accelerated. This webinar delves into challenges of a typical static solution as a point tool and how VC SpyGlass RTL signoff solution can help address these challenges.

Rimpy Chugh is a Senior Product Marketing Manager in the Verification Group at Synopsys, with 10 years of experience in EDA and functional verification. Prior to joining Synopsys, Rimpy held field applications and verification engineering positions at Mentor Graphics, Cadence and HCL Technologies. She holds an MBA from Indian Institute of Management, and a Bachelor of Technology from YMCA Institute of Technology, India.

For more information and registration: Faster Closure using Advanced RTL Static Signoff Platform

וובינר TI למעבדי Sitara עבור מפתחים בישראל

Sitara Processor
פורסם בתאריך ע"י Techtime

ביום רביעי, ה-4 בנובמבר 2020, תקיים חברת טקסס אינסטרומנטס (Texas Instruments) וובינר עבור מפתחים בתעשייה הישראלית אשר יוקדש ליישום של משפחת מעבדי Sitara במערכות אלקטרוניקה מודרניות תובעניות. הסמינר יתקיים בין השעות 16:30-17:30 לפי שעון ישראל ויכלול הדרכה ב-LIVE ולאחריה דיון הכולל שאלות של המשתתפים ותשובות של הדוברים. ההשתתפות בסמינר היא בחינם אולם דורשת הרשמה מראש.

משפחת מעבדי Sitara כוללת רכיבי מערכת על-גבי שבב (SoC) המבוססים על מעבדי ARM בעוצמות שונות בהתאם לצורך, וכוללים את כל המרכיבים הדרושים לבניית פתרון מלא דוגמת זיכרון, ממשקי תקשורת, פעולה באמצעות תוכנות זמן אמת או לינוקס, וכדומה. ניתן להשיג אותם במחירים תחרותיים מאוד. הרכיבים מיועדים להתמודד עם שלוש המגמות המרכזיות בפיתוח מערכות רפואיות, תעשייתיות, ממונעות וצרכניות: קישוריות, לימוד מכונה ואבטחה.

הסמינר יוקדש לתיאור היכולות של מפחת מעבדי Sitara להתמודד עם הדרישות האלה. ההדרכה תכלול נושאים כמו בניית ממשקי אדם מכונה (HMI), לימוד מכונה, אבטחת קישוריות ואימות זהות, קיצור זמן היציאה לשוק באמצעות הרצת מערכת ההפעלה לינוקס במעבדי Sitara, יישום פתרונות קישוריות דוגמת Wi-Fi ו-Zigbee במערכות אוטומציה ביתית ופתרונות חומרה ותוכנה התומכים בפיתוח מבוסס מעבדי Sitara.

למידע נוסף ורישום: Affordable Linux Enabled Processors