וובינר סינופסיס לתכנון RTL מוכוון הספק וביצועים

ביום ג’, ה-18 בינואר 2022 תקיים חברת סינופסיס (Synopsys) וובינר הדרכה בנושא שיפור תכנון שבבים באמצעות RTL להשגת ביצועים משופרים של הxפק ביצועים ושטח הסיליקון (Power-Performance-Area – PPA). ההדרכה תתקיים באנגלית במתכונת מקוונת בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות. הוובינר יועבר על-ידי מומחים מחברת סינופסיס אשר יציגו מתודות מומלצות לניתוח סוגיות ההספק ואופטימיזציה של קוד ה-RTL באמצעות שימוש בפתרון RTL Architect של החברה.

למידע נוסף ורישום: Improving Design Power and Performance

Exploring the impact of RTL on implementation PPA has traditionally been very difficult since it was hard to connect the results to the source code.  The first difficulty occurs during elaboration and synthesis. The RTL is converted to gates and the references to the source code are lost.  The second difficulty is the gate-centric, implementation, PPA reports. The reports are designed to identify place and route issues on gate-level timing paths which is not useful to identify opportunities to improve RTL. In this webinar, Synopsys will demonstrate how to use RTL Architect™ to analyze power and restructure RTL.

Attend this Synopsys webinar to learn how to:

  • Analyze RTL to identify the largest contributions to power dissipation
  • Perform advanced glitch analysis using the hybrid PrimePower flow
  • Perform RTL restructuring tasks: group, ungroup and reparent

דוברים:

Jeffrey Lee, Applications Engineer, Senior Staff, Synopsys

Jeffrey Lee is a Product Engineer part of the New Product Introduction team. He is currently working on deploying RTL Architect to a broader customer base. His experience includes working on Design Compiler® NXT and Power Compiler™.

Vinkesh Prajapati, Applications Engineer, Senior Manager, Synopsys

Vinkesh Prajapati has over 15 years of experience in product and applications engineering focussing on RTL2GDSII solutions. He is currently managing the product engineering teams for RTL Architect and Design Planning solutions based out of Bangalore, India.

Jim Schultz, Product Marketing Manager, Synopsys

Jim Schultz is the product marketing manager for RTL Architect. He has a rich background that includes both chip design and product engineering in processor, network and security markets.

למידע נוסף ורישום: Improving Design Power and Performance

וובינר סינופסיס לתכנון שיתופי של שבבים יתקיים ב-10 לנובמבר

ביום ד’, ה-10 בנובמבר 2021, תקיים חברת סינופסיס (Synopsys) וובינר בתחום התכנון השיתופי של שבבים חדשים שבו משתתפים גם צוותי הפיתוח של המעגלים וגם צוותי הפיתוח של פריסת השבב המלא (Layout). שיתוף הפעולה בין הצוותים חיוני כדי להבטיח עמידה ביעדים החשמליים של המרכיבים האנלוגיים בשבב. הארוע, Enabling Effective Design & Layout Collaboration for Next Generation Analog and Mixed-Signal Designs, יתקיים במתכונת מקוונת בשעה 17:00 לפי שעון ישראל. ההדרכה תועבר על-ידי חברת סינופסיס ועל-ידי חברת Cliosoft.

Cliosoft and Synopsys will present the best practices that leading design teams are deploying to keep the communication flowing – especially in this time of remote work.  Attendees will gain insights on:

How to achieve effective design/layout collaboration to reduce the number of iterations, and shorten time to analog design closure, and Cliosoft SOS and Synopsys Custom Design Platform as a unified solution for full flow analog and mixed-signal design.

למידע נוסף ורישום: Effective Design & Layout Collaboration

Speakers:

Karim Khalfan (right) and Soni Kapoor
Karim Khalfan (right) and Soni Kapoor

Karim Khalfan, Vice President of Applications Engineering, Cliosoft.

Karim Khalfan is responsible for managing the Application Engineering group and the office of customer advocacy for the past 18 years. He has led various efforts to ensure the broad deployment of Cliosoft SOS design data and IP management across the semiconductor industry. Karim has received his Bachelor of Science degree in Computer Science from the University of Texas.
Soni Kapoor, Technical Marketing Manager, Synopsys

Soni Kapoor is a Technical Marketing Manager for Custom Design Solutions at Synopsys. He has 10 years of experience in the semiconductor and EDA industry with roles spanning from analog design and applications engineer to product management and marketing. He has published a variety of video white papers, and blogs on Analog/Custom Design and Layout methodologies.

וובינר סינופסיס לאימות הבטיחות של IP ו-SoC יתקיים ב-20 ביולי

ביום ג’, ה-20 ביולי 2021, תקיים חברת סינופסיס (Synopsys) וובינר בתחום הבדיקה והאימות הפונקציונלי של בטיחות תכנוני SoCs ושל מודולי IP באמצעות ניתוחי FMEDA, SPFM, LFM ו-PMHF, תוך שימוש בפתרון Synopsys FuSa של החברה. הארוע, Accelerate Functional Safety Certification of IP and SoC Designs – Part 2, יתקיים במתכונת מקוונת בשעה 21:00 לפי שעון ישראל. ההדרכה תועבר על-ידי מהנדס יישומים בכיר של חברת סינופסיס.

Random faults analysis process starts with FMEA (Failure Mode and Effect Analysis) and continues to FMEDA (Failure Mode Effect Diagnostic Analysis) for estimating the ISO 26262 metric for SPFM (Single Point Fault Metric), LFM (Latent Fault Metric) and PMHF (Probabilistic Metric for (Random) Hardware Failures). Validation of the FMEDA metric is done through fault injection testing. The challenge for verification engineers is how to get from the abstract level of FMEDA to the task of fault simulation to validate diagnostic coverage and Fsafe.

Complex IPs, however, pose many challenges to this established safety analysis process:
  • How to extract the IP hierarchy to be used for the FMEA/FMEDA analysis?
  • How to correctly define the Design Data for Failure Rate computation?
  • How to get from the abstract level of FMEDA to the task of fault simulation to validate diagnostic coverage and Fsafe?

This Synopsys webinar series will cover a high-level introduction to Synopsys FuSa solutions including Z01X and VC Formal that address these challenges, using OR1200 IP as the example.

למידע נוסף ורישום: Accelerate Functional Safety Certification of IP and SoC Designs

אודות המרצה:

Sai Karthik Madabhushi is a Synopsys Formal expert based in the UK. He has 16+ years of experience working on Formal Verification tools and developing Assertion IP. Prior to Synopsys, he has worked in Cadence IFV RD and been a Formal Expert for Jasper in Northern Europe (UK & Scandinavia). He currently manages clients and consulting work in Japan, Israel & Europe for Synopsys’ VC Formal.

וובינר Enclustra בנושא פתרונות SoM מבוססי FPGA

חברת IC-SHINE GLOBAL מהרצליה המייצגת בישראל את חברת Enclustra השווייצרית, תקיים וובינר ללקוחות בישראל שיתמקד בפתרונות System on Module מבוססי FPGA שאותן מספקת חברת Enclustra.

הוובינר יתקיים ביום ד’, ה-9 ליוני 2021 בשעה 10:00 לפי שעון ישראל, ויימשך שעה אחת בלבד. הוא ייערך בשיתוף חברת Mulberry1 הישראלית, שהיא בית תכנון ותיק בתחומי החומרה, הקושחה והתוכנה. פתרונות SoM מבוססי FPGA מאפשרים כניסה מהירה לשוק והתאמה של המערכת לדרישות הלקוח.

המגוון הגדול של פתרונות SoM מעניק ללקוחות יכולת לאתר להתאים את הפתרון המתאים ביותר לצרכים המיוחדים שלהם. במהלך הוובינר תציג חברת מלברי1 מוצרים חדשים של חברת Enclustra, לצד פרוייקטים מעשיים שבהם נעשה שימוש בפתרונות SoM עבור יישומים שונים בתחומים תעשיתייים מגוונים, כמו התעשייה הצבאית, התעשייה הרפואית ועוד.

הוובינר מיועד למהנדסים, מנהלי צוותים ואנשי פיתוח. השתתפות בוובינר היא בחינם, וכרוכה ברישום מראש.

למידע נוסף ורישום: IC-SHINE GLOBAL

פרטי קשר:

שלומי שיינמן, IC-SHINE GLOBAL, מייל: [email protected]

רוברטו שילטון, Mulberry1, מייל: [email protected]

ביום ג’, ה-4 למאי 2021, תתקיים השיחה הראשונה במפגשי Tuesday Tech Talk של טקסס אינסטרומנטס

חברת טקסס אינסטרומנטס (Texas Instruments) משיקה בישראל את אירועי Tuesday Tech Talk, שהיא סדרה של הרצאות וסדנאות קצרות ומקצועיות במגוון נושאים המצויים כיום בליבת העניין של התעשייה. בהם: רפואה, תעשיית הרכב, מכשור ביתי, מכשור תעשייתי ועוד. המפגשים הם בני 45 דקות בלבד כל אחד.

הם מיועדים לאנשי התעשייה בישראל, וייערכו בהנחיית מהנדסים מומחים בתחומם מחברת טקסס אינסטרומטס העולמית. סדרת ההרצאות הראשונה תתמקד בתחום המכשור הרפואי, האפליקציות והתכן הרפואי ומה ניתן ליישם בעזרת הכלים הטכנולוגיים שיש לחברת TI להציע. המפגש הראשון יתקיים ביום ג’, ה-5 למאי 2021, ויוקדש לנושא Biosensing Front End Devices – ECG, EEG & SPO2.

ההרשמה להרצאות היא ללא עלות, ומיועדת לכל המהנדסים המעוניינים להרחיב ולחדד את הידע שלהם בתחומים אלה.

תוכנית המחזור הראשון של Tuesday Tech Talk:

למידע נוסף ורישום: Tuesday Tech Talks

האצת בדיקות סופיות באמצעות פלטפורמת RTL Static Signoff

Many SoC designers continue to look for ways to shorten the overall design cycle, address shrinking schedules, and spend engineering resources on differentiating their products. To address the challenges faced by SoC designers, they typically use a single point tool within a traditional SoC design cycle.

This tends to cause spending a substantial amount of time ensuring alignment amongst different tools, leaving less time for important design analysis tasks and meeting signoff targets. By utilizing a unified platform for static signoff, the verification of SoCs can be accelerated. This webinar delves into challenges of a typical static solution as a point tool and how VC SpyGlass RTL signoff solution can help address these challenges.

Rimpy Chugh is a Senior Product Marketing Manager in the Verification Group at Synopsys, with 10 years of experience in EDA and functional verification. Prior to joining Synopsys, Rimpy held field applications and verification engineering positions at Mentor Graphics, Cadence and HCL Technologies. She holds an MBA from Indian Institute of Management, and a Bachelor of Technology from YMCA Institute of Technology, India.

Lokesh Ahuja is a Staff Applications Engineer in Verification group at Synopsys, with 13 years of experience in EDA with deep expertise in static verification. Prior to joining Synopsys, Lokesh gained expertise on SpyGlass at Atrenta. He has a Bachelor’s degree in Electronics and Communication Engineering. He is currently working as a Reset Verification Specialist and supports various customers on their flows and methodologies.

For more information and registration: Faster Closure using Advanced RTL Static Signoff Platform

וובינר TI למעבדי Sitara עבור מפתחים בישראל

Sitara Processor

ביום רביעי, ה-4 בנובמבר 2020, תקיים חברת טקסס אינסטרומנטס (Texas Instruments) וובינר עבור מפתחים בתעשייה הישראלית אשר יוקדש ליישום של משפחת מעבדי Sitara במערכות אלקטרוניקה מודרניות תובעניות. הסמינר יתקיים בין השעות 16:30-17:30 לפי שעון ישראל ויכלול הדרכה ב-LIVE ולאחריה דיון הכולל שאלות של המשתתפים ותשובות של הדוברים. ההשתתפות בסמינר היא בחינם אולם דורשת הרשמה מראש.

משפחת מעבדי Sitara כוללת רכיבי מערכת על-גבי שבב (SoC) המבוססים על מעבדי ARM בעוצמות שונות בהתאם לצורך, וכוללים את כל המרכיבים הדרושים לבניית פתרון מלא דוגמת זיכרון, ממשקי תקשורת, פעולה באמצעות תוכנות זמן אמת או לינוקס, וכדומה. ניתן להשיג אותם במחירים תחרותיים מאוד. הרכיבים מיועדים להתמודד עם שלוש המגמות המרכזיות בפיתוח מערכות רפואיות, תעשייתיות, ממונעות וצרכניות: קישוריות, לימוד מכונה ואבטחה.

הסמינר יוקדש לתיאור היכולות של מפחת מעבדי Sitara להתמודד עם הדרישות האלה. ההדרכה תכלול נושאים כמו בניית ממשקי אדם מכונה (HMI), לימוד מכונה, אבטחת קישוריות ואימות זהות, קיצור זמן היציאה לשוק באמצעות הרצת מערכת ההפעלה לינוקס במעבדי Sitara, יישום פתרונות קישוריות דוגמת Wi-Fi ו-Zigbee במערכות אוטומציה ביתית ופתרונות חומרה ותוכנה התומכים בפיתוח מבוסס מעבדי Sitara.

למידע נוסף ורישום: Affordable Linux Enabled Processors