וובינר Molex ו-Mouser לארכיטקטורת רכב חשמלי 48 וולט יתקיים ב-20 ביוני 2024

ביום ה', ה-20 ביוני 2024 יקיימו חברת Mouser וחברת Molex וובינר על הארכיטקטורה החשמלית של כלי רכב הפועלים במתח של 48 וולט. הוובינר Vehicle Electrification Trends Beyond Electric Cars, יתקיים בשעה 21:00 לפי שעון ישראל ויימשך 60 דקות. ההשתתפות אינה כרוכה בתשלום. הוובינר יתמקד במגמת המעבר לארכיטקטורות רכב חשמלי המבוססות על מתח של 48 וולט, בזכות היתרונות של המתח הגבוה בהפצה יעילה יותר של האנרגיה, ובאופטימיזציה טובה יותר של מערכות הטעינה והרכיבים החשמליים והאלקטרוניים ברכב.

Kirk Ulery, distribution business development manager for Molex, will highlight the benefits of the 48-volt architecture in electric cars and its transformative impact across the transportation industry. The webinar will also provide updates on the Molex rugged and reliable miniaturised connector portfolio. By registering for the webinar, participants will also receive the latest Molex product news from Mouser.

Mouser stocks a wide array of more than 30,000 products from Molex, including Molex MX150 mid-voltage connectors that support the transition to 48-volt architecture. Leveraging the proven and robust form factor of these connectors, automotive manufacturers can simply and securely upgrade from 12-volt wiring architecture with minimal design engineering work. By employing smaller wires that reduce the amount of required copper, the MX150 connectors also help decrease overall vehicle weight while minimising the need for additional engineering time and costs.

למידע נוסף והרשמה: Vehicle Electrification Trends – 48 Volts

וובינר סינופסיס להכנה לייצור יתקיים ב-6 באוגוסט 2024

ביום ג', ה-6 באוגוסט 2024, תקיים חברת סינופסיס (Synopsys) וובינר בתחום הכנת רכיב ה-SoC לייצור באמצעות פתרון Synopsys Fab.da, המנתח את המידע ומייצר אנליטיקה בסיוע בינה מלאכותית משפע הנתונים המתקבלים במהלך הכנת הרכיב לייצור, כדי לשפר את הייצור ולקצר תהליך ההבאה לייצור. ההדרכה המקוונת תשודר בשעה 20:00 לפי שעון ישראל ותתקיים תחת הכותרת: AI-Driven Process Analytics for Faster Ramp and Efficient High-Volume Manufacturing.

The challenges before semiconductor fabs are expansive and evolving. As the size of chips shrinks from nanometers to eventually angstroms, the complexity of the manufacturing process increases in response. To combat the complexity and sheer intricacy of semiconductor manufacturing, innovative software solutions are required.

Synopsys Fab.da is a comprehensive process control solution that utilizes artificial intelligence (AI) and machine learning (ML) to allow for faster production ramp and efficient high-volume manufacturing. Fab.da is a part of the Synopsys.da Data Analytics solutions, which brings together data analytics and insights from the entire chip lifecycle. It can analyze many petabytes of data originating from thousands of equipment in semiconductor fabs with zero downtime. Join the webcast to learn more about the Synopsys Fab.da.

Speaker: Vivek Jain, Principal  product manager at Synopsys with a career distinguished by strong leadership and a proven record of contribution to lithography, metrology, and inspection products. He holds four issued patents in technologies that improve semiconductor fab efficiency and has a number of papers in publications. Vivek graduated from the Indian Institute of Technologies with a major in chemical engineering and, since 2019, has been a member of the technical committee of SEMI Advanced Semiconductor Manufacturing Conference (ASMC).

למידע נוסף ורישום:

Process Analytics for Fast and Efficient Manufacturing

וובינר סינופסיס ל-Silicon.da חלק ב' יתקיים ב-16 ביולי 2024

ביום ג', ה-16 ביולי 2024, תקיים חברת סינופסיס (Synopsys) את חלקו השני של הוובינר על פתרון Silicon.da של החברה, שהוא פתרון ה-Silicon Lifecycle Management (SLM) האינטגרטיבי הראשון המיועד להתמודד עם אתגרי ה-post-silicon של רכיבים מתקדמים. ההדרכה המקוונת תתקיים בשעה 20:00 לפי שעון ישראל תחת הכותרת: Maximize Productivity with Deep Insights into PPA Trajectories.

The digital chip design flow carries with it an enormous wealth of untapped information regarding the health and status of your SoC design. The ability to efficiently mine this data provides chip designers with comprehensive visibility and actionable insights to uncover PPA opportunities. This webinar will introduce you to Synopsys Design.da.

We’ll show you how to leverage vast datasets and how the Synopsys Design.da solution performs analysis to identify PPA bottlenecks and the root-cause. The solution automatically classifies design trends, identifies limitations, and provides prescriptive guided root-cause analysis across the entire design flow.

Speaker: Jim Schultz, senior staff product manager for the Synopsys EDA Group. He holds a B.S. in electrical engineering from the University of California, Davis with an emphasis in electromagnetics. His design engineering experience includes physical verification, design planning and design implementation on CPUs, networking and security chips. As a product engineer, he has supported design implementation, design planning and package design at various EDA companies.

למידע נוסף ורישום: Deep Insights into PPA

וובינר סינופסיס המוקדש ל-Silicon.da יתקיים ב-4 ביוני 2024

ביום ג', ה-4 ביוני 2024, תקיים חברת סינופסיס (Synopsys) וובינר ראשון מסוגו אשר יציג את פתרון Silicon.da של החברה, שהוא פתרון ה-Silicon Lifecycle Management (SLM) האינטגרטיבי הראשון המיועד להתמודד עם אתגרי ה-post-silicon של רכיבים מתקדמים. ההדרכה המקוונת תתקיים בשעה 20:00 לפי שעון ישראל ותתקיים תחת הכותרת: The First Integrated SLM Analytics Solution from Design Through Manufacturing.

Today’s advanced node chip designs are faced with many new complexities which require more verification, more validation and more analysis. The result is a new paradigm shift which has led to data overload requiring tools to collect huge amounts of data from design, test and manufacturing (petabytes), analyze the data, and provide actionable insights on that data.

Synopsys’ Silicon.da is the first integrated SLM analytics solution that addresses post-silicon challenges of advanced SoC’s. Silicon.da serves a critical role as part of an overall SLM solution dedicated to improving the health and operational metrics of a silicon device across its complete lifecycle.

Speakers: Anti Tseng (photo below, left), Senior Manager at MediaTek. His current focus is to enable smooth mass production of first advanced process node by exploring next-generation DFT architecture, ATPG & diagnosis flow, and AI-based data analysis. Guy Cortez, principal product manager at Synopsys.

למידע נוסף ורישום:

SLM Analytics Solution from Design Through Manufacturing

וובינר סינופסיס לתכנון מעבדי ASIP יתקיים ב-22 במאי 2024

ביום ד', ה-22 במאי 2024, תקיים חברת סינופסיס (Synopsys) וובינר בנושא תכנון מעבדים למשימות ייעודיות (Application-Specific Instruction-set Processors – ASIPׂ). ההדרכה תתקיים ב-17:00 לפי שעון ישראל ותימשך שעתיים. המעבדים בהדרכה מבוססים על ארכיטקטורת RISC-V וכוללים פקודות ייעודיות שהמפתח מגדיר, כדי להתאים אותם לשימוש ביישומים מיוחדים, כמו למשל מטלות AI. הוובינר ייערך תחת הכותרת ASIP Virtual Seminar 2024, ויספק הדרכה בפיתוח מעבדים באמצעות מערכת Synopsys ASIP Designer.

The revolution in AI triggers an increased awareness for application-specific instruction-set processors (ASIPs). These processors implement a specialized instruction-set architecture (ISA) tailored to the AI application domain, often starting from a baseline such as the RISC-V ISA.

ASIPs can replace traditional fixed-function hardware accelerators, thereby introducing software-programmability in the AI acceleration domain, and thus more flexibility and agility in both the design process and the eventual product.  By maintaining a RISC-V ISA baseline, compatibility with and reuse of existing processor ecosystem elements is facilitated.

This seminar introduces you to the ASIP Designer tool-suite. It features a tutorial and two case studies from AI application domains. The tutorial introduces the typical architectural features needed to accelerate AI algorithms, such as specialization, SIMD, and VLIW, and how ASIP Designer supports them.

The first case study demonstrates a SIMD/VLIW architecture with a RISC-V baseline processor for accelerating activation functions. The second case study shows a RISC-V based ASIP for medium-throughput convolutional neural networks (CNN) with programming support for TensorFlowLite for Microcontrollers (TFLM).

למידע נוסף ורישום: ASIP Virtual Seminar 2024



וובינר סינופסיס ל-SoC Security יתקיים ב-16 באפריל

ביום ג', ה-16 באפריל 2024, תקיים חברת סינופסיס (Synopsys) וובינר בנושא תכנון רכיבי SoC אמינים ומאובטחים עבור מחשבים עתירי עיבוד (HPC), ויישומי AI ו-IoT. ההדרכה המקוונת בשם Enabling SoC Security and Reliability,  תתמקד בשבבים המיוצרים בתהליך TSMC N5. היא תתקיים בשעה בשעה 18:00 לפי שעון ישראל, ותימשך 60 דקות.

Hardware security is essential for high-performance computing (HPC), AI, and Edge IoT applications when designing SoCs in advanced process nodes. These designs include Gigabits of SRAM and require storing >16Kb of repair information to meet yield requirements. Designers are facing the challenges of creating secure, reliable, and cost-effective SoC designs in a timely manner. If you are considering integrating non-volatile memory (NVM) in your next advanced node SoC design, attend this webinar to learn:

  • How inherent design needs for security, reliability, configurability, and SRAM repair are best addressed by one-time programmable (OTP) NVM
  • The options for OTP in the market and the design considerations when selecting OTP
  • How to achieve your product goals with silicon-proven OTP IP in TSMC N5, designed for security, reliability, and easy integration

למידע נוסף ורישום: Enabling SoC Security and Reliability for HPC, AI & IoT with NVM OTP IP in TSMC N5

וובינר סינופסיס לניתוח ממירי DC/DC יתקיים ב-29 בפברואר

ביום ה', ה-29 בפברואר 2024, תקיים חברת סינופסיס (Synopsys) וובינר בנושא ניתוח משוב מעגלי AC בממירי מתח ממותגים (Fast & Accurate AC Analysis for DC-DC Power Converters). הוובינר יתקיים בשעה 19:00 לפי שעון ישראל ויימשך 60 דקות. ניתוח AC משמש להערכת יציבות משובי הייצוב בספקי כוח ממותגים וברשתות של ספקים ממותגים. מקובל לנתח מרכיבי ייצוב כמו הגבר, מופע (פזה) ועכבת Middlebrook באמצעות תרשימי בודה (Bode) המיוצרות במהלך האנליזה. אולם קשה מאוד לחלץ את המידע הזה בלא להסתמך על קירוב של מודלים ממוצעים (average model approximation).

במהלך הוובינר תוצג דרך משופרת המאפשרת לנתח את הממירים באמצעות תחום התדר (frequency domain AC analysis) ולחלץ מהם במהירות וביעילות רבה את המידע הנחוץ על ההגבר והמופע, במינימום התאמות של הסימולציה ובלא צורך להשתמש במודלים מקורבים ממוצעים. ההדרכה תועבר על-ידי דטסן דייוויד טאראקאן, המשמש מהנדס יישומים של סינופסיס ויועץ טכנולוגי בכיר, בעל נסיון רב בתכנון ופיתוח ממירי DC/DC ממותגים.

למידע נוסף ורישום: AC Analysis for DC-DC Power Converters

וובינר מאוזר ו-Analog Devices ל-Precision Electronics יתקיים ב-27 בפברואר 2024

ביום ג', ה-27 בפברואר 2024 יקיימו חברת מאוזר (Mouser) וחברת אנלוג דיווייסז (Analog Devices) וובינר משותף בנושא Powering Scientific Discovery with Precision Electronics. הוובינר יתקיים בשעה 17:00 לפי שעון ישראל. הדובר המרכזי בארוע יהיה מנהל שיווק לתחום המיכשור המדעי בחברת ADI, דניאל בראונוורת'. מנהח הארוע יהיה מנהל קבוצת התוכן הטכני באזור EMEA בחברת מאוזר, מרק פטריק.

הוובינר יקדש לנושא המעגלים האלקטרוניים המדוייקים לצורך פיתוח וייצור מערכות מדידה מדוייקות לצרכים מדעיים. בין הנושאים: הקשר בין מעגלים אלקטרוניים מדוייקים לבין הביצועים של ציוד המדידה, בעיות נפוצות בשרשרת האות (signal chain) וטכניקות התמודדות עם שעיות בשלמות האות, וכלים ומשאבים לתכנון מערכות אלקטרוניקה מדוייקות.

בנוסף, יוצגו בוובינר מוצרים חדשים של ADI המיועדים לשימוש בפתרונות מדוייקים דוגמת ממירי ה-SAR ADC הדו-ערוציים ממשפחות AD4630-24/AD4632-24 הפועלים ברזולוציה של 24 סיביות ובתפוקה של 2MSPS/500kSPS, מיקרו-בקרים מדוייקים וחסכוניים בהספק ממשפחת ADUCM356 המיועדים לשימוש בחיישנים אלקטרו-מכניים וביולוגיים, ופלטפורמת מדידת הנוזלים המדוייקת, EVAL-CN0503-ARDZ.

למידע נוסף ורישום לוובינר:

Powering Scientific Discovery with Precision Electronics


וובינר סינופסיס לאימות תכנונים בעידן ה-AI

ביום ה’, ה-25 בינואר 2024 בשעה 20:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בתחום האצת האימות וניפוי השגיאות בתכנוני שבבים באמצעות טכנולגיות בינה מלאכותית המיושמות במערכת החדשה של החברה, Synopsys Verdi platform. במהלך ההדרכה יוסברו הדרכים לבצע ניפוי שגיאות ואיתור תקלות שורש באמצעות בינה מלאכותית, וכיצד לנצל את כל היתרונות של סביבת הפיתוח המשולבת (IDE).

הדוברים בוובינר:

Robert Ruiz (left), product management director of several verification products at Synopsys. Robert has held various marketing and technical positions for leading functional verification and test automation products at various companies including Synopsys, Novas Software, and Viewlogic Systems. He has more than 30 years of experience in advanced EDA technologies and methodologies and spent several years designing application-specific integrated circuits (ASICs).

Myles Glisson (right), an Applications Engineer, Sr. Staff, at Synopsys is a product and debug applications engineer with nearly 30 years of experience. He works with sales, marketing and R&D to drive the adoption of solutions in customer flows and methodologies.

למידע נוסף ורישום:

Accelerating AI-driven Debug and Verification Management with Next-Gen Verdi Platform


וובינר סינופסיס לתקן Chiplet UCIe יתקיים ב-8 בפברואר

ביום ה’, ה-2 בפברואר 2024 בשעה 19:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בתחום האימות וההתמודדות עם תקן הקישוריות בין אריחי סיליקון נפרדים בתוך השבב, Chiplet Interconnect Express – UCIe. הגרסה הראשונה של התקן (v1.0) הוצגה בחודש מרץ 2022 והעידכון הראשון (v1.1) פורסם בחודש יולי 2023. התקן מבטא דרישה גדולה מאוד בשוק לתקן חיבוריות פתוח שיאפשר לחברות לפתח שבבים חזקים יותר וחסכוניים באנרגיה.

העידכון לתקן הוסיף לו יכולת לספק מענה לצרכים מרכזיים: תוספות ייעודיות לתעשיית הרכב, שימוש בפרוטוקולי הזרמת נתונים, התאמת התכנון למארזים מתקדמים והוספת יכולות לביצוע בדיקות הסמכה של התכנון ושל השבב. וובינר Addressing UCIe 1.1 IP and System Level Verification Challenges יתמקד בשיקולי תכנון מרכזיים שיאפשרו לעמוד בדרישות האימות של התכנון, וסקירה של פתרונות סינופסיס המאפשרים לבצע את מטלת התכנון המורכבת של רכיבי UCIe 1.1.

הדוברים בוובינר:

Varun Agrawal (right), Sr Staff Product Manager at Synopsys. Varun has 15 years of experience in IP to System Level Functional Verification with expertise in Simulation, Emulation and Virtualization domain. Prior to Product Management, Varun led R&D projects in Virtualization over Emulation and worked in various development and customer facing roles at multiple design and EDA companies.

Divya Jindal (left) is a Product Engineer for UCIe VIP with 7+ years of experience working on Verification solutions for Memory protocols and UCIe. Divya is working on Synopsys UCIe IP for in-house validation.

למידע נוסף ורישום:

UCIe 1.1 IP and System Level Verification Challenges

וובינר סינופסיס לתכנון קישוריות (DFT) יתקיים ב-28 בנובמבר

ביום ג’, ה-28 בנובמבר 2023 בשעה 20:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בתחום תכנון לבדיקתיות של הקישורים בין המודולים בתוך השבב (Design For Test – DFT). המורכבות הגוברת של מערכות על-גבי שבב (System-on-Chip -SoC) תכנון ובדיקה קפדניים של תזמוני שעון מרובים, מעטות הספק שונות, מודלים שונים של בדיקות ואיתור תקלות ועוד. הוובינר יתקיים במשך 60 דקות ויתמקד בדרך באתגרים אלה וכיצד למצוא להם מענה באמצעות Synopsys TestMAX Advisor.

הדוברים בוובינר:

Ramsay Allen (right),  Senior Product Manager in the Synopsys EDA Group (EDAG). Before joining Synopsys he was the Marketing Manager at Moortec Semiconductor Ltd, who were global leaders for advanced node embedded in-chip monitoring solutions. Moortec were acquired by Synopsys in November 2020 and the well-established monitoring IP now forms part of the foundation of the Synopsys SLM platform.

Tushar Jeevan, R&D Manager in the Hardware Analytics and Test Group at Synopsys. He joined Synopsys in 2015 through the acquisition of Atrenta. He has been working in the EDA industry for the last 9 years focused in the areas of software-driven automation technologies. Tushar has a bachelor’s degree in Electronics and Communication from Delhi College of Engineering.

למידע נוסף ורישום: DFT Connectivity Validation

וובינר סינופסיס לקישוריות מרכזי נתונים יתקיים ב-29 בנובמבר

ביום ד’, ה-29 בנובמבר 2023 בשעה 20:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) את הוובינר השני מתוך סדרה של שלושה וובינרים בתחום הקישוריות המהירה במרכזי נתונים גדולים (hyperscale) חדשים. מרכזי נתונים מהדור החדש צריכים לתמוך בכמויות מידע גדולות מאוד. הדבר דורש העברת מידע ברוחב פס של 400G באמצעות 112G Ethernet, בעוד שהדור הבא מתוכנן לקצבי תעבורה של 224Gbps המיושמים באמצעות מתגי 800G/1.6T. סדרת הוובינרים מוקדשת להבנת הדרישות מהמשדרים וכיצד להתמודד עימן.


Part II: Wednesday, November 29, 2023

  • High Order Multiplexers
  • FFE Equalization
  • DSP-DAC Based TX Architectures
  • 1-UI Pulse Generation Circuits


Noman Hai, Analog Design Manager at Synopsys where he is involved in designing high speed interface IP circuits. His current interests include high speed I/O circuits, design methodology and automation, and mixed-signal circuits. He holds three U.S. patents.

למידע נוסף והרשמה:

CMOS Circuit Techniques for Wireline Transmitters Part II

וובינר סינופסיס לתקנות אבטחת רכב יתקיים ב-12 בדצמבר

ביום ג’, ה-12 בדצמבר 2023 בשעה 20:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בתחום העמידה בדרישות האבטחה של תקן תעשיית הרכב  ISO/SAE 21434, המוגדר גם כ-Road VehiclesCybersecurity Engineering standard. התקנים החדשים מגדירים את רמת האבטחה הנדרשת מרכיבים המשמשים בתעשיית הרכב החכם.

הדרישה הזאת הופכת לגורם מרכזי בתהליך התכנון של שבבים עבור מכוניות מוגדרות תוכנה (Software Defined Vehicle – SDV) שיש בהן רשתות תקשורת פנימיות דוגמת Bluetooth, WiFi, 5G cellular, USB עוד, ועבור מערכות הדורשות עדכוני תוכנה שוטפים (OTA) באמצעות תשתיות תקשורת כמו Bluetooth, WiFi, 5G cellular, USB וכדומה. במהלך הוובינר יוצגו היסודות של תקני ISO/SAE 21434 ויתקיים דיון בשאלה כיצד הדבר משפיע על התכנון והאבטחה של קניין רוחני (IP) בשבבים המיועדים לתעשיית הרכב.

הדוברים בוובינר:

Moderator (right): Amanda Hosey, Editor, SAE Media Group

Fred Roberts (center), Senior Manager, IP CyberSecurity, Synopsys

Bill Mazzara (right), Subcommittee Chair, SAE Vehicle Electrical System Hardware Security Committee

למידע נוסף ורישום:

The Path to ISO/SAE 21434 Cybersecurity Compliance

וובינר סינופסיס לתכנון SoC יתקיים ב-14 בנובמבר

ביום ד’, ה-14 בנובמבר 2023 בשעה 19:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בתחום תכנון SoC אשר יתמקד בהגדרת הדרישות והמגבלות מהמודולים אשר ישולבו בשבב, וביצוע אוטומטיזציה של חלקי ניכרים מהתהליך באמצעות מערכת Synopsys Timing Constraints Manager הפועלת בפורמט Synopsys Design Constraints – SDC, על-מנת להאיץ את תהליך התכנון ולהפחית את מספר הטעויות אשר מאפיינות את השלב הקריטי הזה.

We will demonstrate the approach taken and benefits observed using automated constraints promotion and generation on an early PCIe® Gen 6 design resulting in shorter TAT and improved PPA. Lastly, this webinar will illustrate how designers can ensure constraints correctness is maintained or bettered during the constraints promotion effort.


Ajay Daga (right), an R&D Group Director at Synopsys where he is responsible for Synopsys’ SDC constraints solutions. Prior to Synopsys he founded and led FishTail Design Automation, Inc. for 20 years. FishTail focused on solutions for SDC verification, management and generation and was acquired by Synopsys in 2022.

Mallik Devulapalli, (left), Principal Solutions Engineer at Synopsys. Mallik has over 25 years of experience in the RTL2GDS implementation, with experience in CPU, GPU, DSP, networking SoC and Interface IP class of SoC design. Prior to joining Synopsys he has worked in Fujitsu specializing in Sparc64 CPU design.

למידע נוסף והרשמה:

Automated Constraints Promotion Methodology from IP to SoC Designs


וובינר סינופסיס לקישוריות במרכזי נתונים יתקיים ב-8 בנובמבר

ביום ד’, ה-8 בנובמבר 2023 בשעה 20:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) את הוובינר הראשון מתוך סדרה של שלושה וובינרים בתחום הקישוריות המהירה במרכזי נתונים גדולים (hyperscale) חדשים. מרכזי נתונים מהדור החדש צריכים לתמוך בכמויות מידע גדולות מאוד.

הדבר דורש העברת מידע ברוחב פס של 400G באמצעות 112G Ethernet, בעוד שהדור הבא מתוכנן לקצבי תעבורה של 224Gbps המיושמים באמצעות מתגי 800G/1.6T. סדרת הוובינרים מוקדשת להבנת הדרישות מהמשדרים וכיצד להתמודד עימן.

Part I: Wednesday, November 8, 2023

  • Motivation for SERDES
  • Transmitter Requirements
  • Current/Voltage Mode Drivers


Noman Hai, Analog Design Manager at Synopsys where he is involved in designing high speed interface IP circuits. His current interests include high speed I/O circuits, design methodology and automation, and mixed-signal circuits. He holds three U.S. patents.

למידע נוסף והרשמה:

CMOS Circuit Techniques for Wireline Transmitters Part I

וובינר Mouser ו-Samtec יתקיים ב-24 באוקטובר

חברת סאמטק (Samtec) ומפיצת הרכיבים הגלובלית מאוזר (Mouser) יקיימו ביום ג', ה-24 לאוקטובר 2023 וובינר מקוון בנושא שמירת איכות אות במערכות משובצות (An Introduction to Signal Integrity in Embedded Computing Applications). הצורך להתגבר על הפרעות בקווי ההולכה החשמליים נעשה דחוף ונפוץ עם האימוץ של פרוטוקולי תקשורת מהירים כמו USB, Ethernet ו-PCI Express. לכן חשוב מאוד שהם יכירו את עולם שלמות האות (Signal Integrity).

הוובינר מיועד למהנדסי אלקטרוניקה ומפתחי מערכות משובצות, וההשתתפות בו היא חינם.

Attendees will learn how to optimise Signal Integrity in embedded applications and work through practical examples in real-world case studies, using selected Samtec products.

They will learn how to:
●    Develop a fundamental understanding of key SI parameters
●    Explore SI principles for common embedded computing protocols
●    Review SI analysis of PCIe 5.0 implementation on PICMG COM-HPC Carrier/Server Module
●    Solve typical SI challenges for embedded applications using selected Samtec products.

Speakers: Mark Patrick, Technical Content Director at Mouser Electronics EMEA and Matthew Burns, Global Director for Technical Marketing at Samtec.

למידע נוסף ורישום:

Signal Integrity in Embedded Computing Applications

וובינר סינופסיס לאימות RISC-V יתקיים ב-21 בספטמבר

ביום ה’, ה-21 בספטמבר 2023 בשעה 20:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בתחום האימות של תכנוני RISC-V ובמיוחד של תכנונים הכוללים הרכבות של הארכיטקטורה (RISC-V ISA extensions). היכולת להוסיף ולהתאים פקודות ואלמנטים נוספים לארכיטקטורת של RISC-V מייצר אתגרים מורכבים בתחום האימות והבדיקה של שבבים המבוססים עליה. במסגרת ההדרכה יוצג פתרון מבוסס RISCV-DV ויוסבר כיצד לייצר סדרת פקודות בדיקה לביצוע האימות. הן יודגמו באמצעות הרצתן על-גבי מעבד Bluespec באמצעות הסימולטור Synopsys VCS, והשוואתן לתוצאות Spike ISS.

למידע נוסף ורישום: Bluespec RISC-V Processor Verification

This presentation will showcase:

  • A reference methodology for verifying a Bluespec RV32IMC MCU-X processor core based on RISCV-DV.
  • How designers can leverage Synopsys VCS simulation and Synopsys Verdi® for debug and relevant advanced coverage methodology, to help speed verification signoff.
  • The combination of RISCV-DV and Synopsys tools provides a powerful and flexible solution for RISC-V verification and highest coverage.
  • Demo on the RISC-V verification solution on the Synopsys Cloud platform.

הדוברים בוובינר:

מימין לשמאל: בראבה קרישנהסוואמי וביפול טלוקדאר
מימין לשמאל: בראבה קרישנהסוואמי וביפול טלוקדאר

Bipul Talukdar is Senior Director of Applications Engineering for Bluespec Inc. He is an expert in hardware functional verification with a specialty in verification IP (VIP) development, formal property verification, and hardware emulation. He leads Application Engineering and Support for Bluespec.

Prabha Krishnaswami is an Application Engineer at Synopsys, focusing on VCS and Verdi products. She also collaborates with the global RISC-V customers to showcase the Synopsys RISC-V solution.

למידע נוסף ורישום: Bluespec RISC-V Processor Verification


וובינר סינופסיס לאימוץ קישוריות 100G/200G במרכזי נתונים

ביום ג’, ה-19 בספטמבר 2023 בשעה 20:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בתחום ממשקים אלקטרו-אופטיים במהירויות של 100G/200G כאמצעי לבניית מרכזי נתונים חסכוניים באנרגיה. תשתיות תקשורת מבוססות כבלי נחושת לא מצליחים לעמוד בדרישה הגוברת למהירות העברת נתונים ולזמני השהייה קצרים. כתוצאה מכך נכנסים ממשקים אופטיים אל תוך מרכזי הנתונים ומחליפים בהדרגה את ממשקי הנחושת האיטיים וזוללי האנרגיה.

השימוש בערוצי 100G/200G SerDes טלקטרו-אופטיים מאפשר לפתח ארכיטקטורות חדשות וגמישות של מרכזי נתונים מהירים וחסכוניים באנרגיה. במהלך הוובינר שיימשך 60 דקות, תינתן סקירה על המגמות בתחום התכנון האופטי, התפתחות ממשקי SerDes מהירים ותודגם החשיבות של ביצוע סימולציות של נקודות המפגש בין אופטיקה ואלקטרוניקה.

הדוברים בוובינר:

מימין לשמאל: סטיבן אלסטון, קייבן ג'אבאדי וג'יגש פאטל
מימין לשמאל: סטיבן אלסטון, קייבן ג'אבאדי וג'יגש פאטל

Jigesh Patel is Sr. Technical Marketing Manager for photonic design automation tools at Synopsys. Jigesh has 20+ years of experience in fiber optics and communication systems. Keivan Javadi Khasraghi is a Staff Technical Marketing manager for Synopsys High-Speed Serdes PHY and  D2D IP portfolio. Keivan has over 8 years of experience in the application of mixed-signal IC and electro-optical components for data centers and SOCs. Steven Alleston is a Senior Director for Business Development at OpenLight Photonics who have developed an open silicon photonics platform with integrated lasers and other active components to address the needs of multiple applications including Datacom, High Performance Compute and LIDAR.

למידע נוסף ורישום: 100G/200G Electro-Optical Interfaces

וובינר SemIsrael לתכנון ואימות שבבים יתקיים ב-6 לספטמבר

ביום ד’, ה-9 בספטמבר 2023, יתקיים מפגש נוסף בסדרת הוובינרים של SemIsrael בתחום התכנון ואימות תכנוני השבבים. הוובינר ייערך בשעות 15:00-17:00 לפי שעון ישראל, ויוקדש לנושאים: שימוש ב FPGAs להשגת Ultra-Low Latency, שיתוף פעולה חדש בין סימנס ו-Avery אשר ניב Verification IPs משופרים, שימוש בפלטפורמות וירטואליות לפיתוח תוכנה עבור מעבדי RISC-V, ועוד. הוובינרים בסדרה מיועדים לקהילת השבבים הישראלית. ההשתתפות היא ללא תשלום. בסיומה של כל הרצאה יישאר זמן לשאלות ותשובות. בוובינר יתקיימו ארבע הרצאותמומחים בנושאי ליבה בתכנון שבבים.

למידע נוסף והרשמהSemIsrael Tech Webinar

הדוברים בוובינר:



וובינר סינופסיס בנושא תיקוני תכנון (ECO) יתקיים ב-26 ביולי

ביום ד’, ה-26 ביולי 2023 בשעה 20:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בנושא מתודולוגיית ביצוע תיקונים של הרגע האחרון בתכנוני מעבדים (RTL engineering change order – ECO), אשר תודגם על-גבי מעבדי RISC-V בעלי עוצמת עיבוד גדולה. מתודולוגיית ECO מאפשרת לבצע תיקונים מקומיים של הרגע האחרון בלא צורך לחזור על כל תהליכי האימות של התכנון השלם. במסגרת ההדגמה יוצגו היכולות של מערכת Formality ECO של חברת סינופסיס.

Synopsys Formality ECO offers an efficient and accurate solution for RTL ECO by automating the comprehensive ECO flow, analysing differences between original RTL and ECO RTL, generating patches, and validating changes. Formality ECO also supports aggressive RTL optimization techniques, including retiming and auto ungrouping, while providing advanced analysis and debug features to streamline the ECO process. In this presentation, we will explore the advantages of Synopsys Formality ECO on the overall ECO cycle including enhanced patching and faster verification runtime leading to improved TAT.


Vivek Upadhyaya (right), Technical Director at SiFive in Physical Implementation Group. His previous roles encompassed notable companies such as Broadcom, Cadence, Intel, and STMicroelectronics, focusing on RTL-to-GDSII implementation. He is graduate from CCS University Meerut, UP.

Rupali Kale Gaikwad, Staff Engineer at Synopsys. Over a span of 12 years, she has worked on various advanced node ASIC designs of different sectors including automotive, networking, modem, healthcare, high speed CPU implementation. In Synopsys she is responsible for Ecosystem customer success for complete RTL2GDS solution.

למידע נוסף ורישום:

וובינר סינופסיס לתכנון מרובה-אריחים יתקיים ב-26 באפריל 2023

ביום ד’, ה-27 באפריל 2023 בשעה 20:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בתחום התכנון של ארכיטקטורת שבבים מרובי-אריחים (multi-die) המתבססים על מארג התקשורת הפנימי CoreLink CMN-700 של חברת Arm. המארג הזה תוכנן עבור רכיבי SoC מורכבים מאוד, דוגמת אלה המצויים במרכזי נתונים. במסגרת הוובינר יוצגו הדרכים לבנות מודל ושיפור הארכיטקטורה באמצעות מערכת Synopsys Platform Architect. הוובינר יימשך 60 דקות ומיועד לארכיטקטים בתחום השבבים ולכל מי שעוסק בפיתוח ותכנון שבבים. ההשתתפות בוובינר היא בחינם, אולם דורשת רישום מראש.

הדוברים בוובינר:

הולגר קיידינג (מימין) וברי ספוטס
הולגר קיידינג (מימין) וברי ספוטס

Barry Spotts is a Field Application Engineer at Arm, specializing in semiconductor interconnect solutions. Barry works directly with Arm partners to assist in developing a IP strategy for their semiconductor architecture project requirements. He works in tandem to bring design solutions to meet their project goals in relation to ARM Based Subsystems and Interconnect.

Holger Kading is a Solutions Application Engineer in the Systems Design Group at Synopsys, focusing on Virtual Prototyping for early SoC architecture exploration and optimization. Holger is working with Synopsys customers and partners worldwide on system-level virtual prototyping solutions for early architecture exploration, performance and power analysis, and system validation.

למידע נוסף ורישום:

Multi-die Data Center Chip Designs with Arm CoreLink CMN-700 and Synopsys Platform Architect

וובינר SemIsrael לתכנון שבבים יתקיים ביום ג’, ה-14 בפברואר

ביום ג’, ה-14 בפברואר 2023 יתקיים מפגש נוסף בסדרת הוובינרים של SemIsrael בתחום התכנון ואימות תכנוני השבבים. הוובינר יתקיים בשעות 13:30-17:00 לפי שעון ישראל. הוובינרים בסדרה מיועדים לקהילת השבבים הישראלית. ההשתתפות היא ללא תשלום. בסיומה של כל הרצאה יישאר זמן לשאלות ותשובות. בוובינר יתקיימו שבע הרצאות-מומחים בנושאי ליבה בתכנון שבבים.

ההרצאות שיתקיימו בוובינר:

An Effective Path to Low-Power Design

Journey to the Best Performance-per-Watt at 3nm and Below

How Much Formal Verification is Enough? A Verification Method For High-Consequence Systems

High-Level Synthesis – Are You Still Missing Out?

Excellicon Product Portfolio

Accelerating Data For a Connected World: The Power of Optimized Silicon

RISC-V Models For Verification, Architectural Exploration, and Software Development

למידע נוסף והרשמה:


וובינר סינופסיס לבדיקת הספק ה-SoC, ב-7 בפברואר 2023

ביום ג’, ה-7 בפברואר 2022, תקיים חברת סינופסיס (Synopsys) וובינר משותף עם SemiWiki המוקדש לתחום ניתוח הספק מבוסס RTL במסגרת הפיתוח של רכיבי SoC חסכוניים בהספק. הוובינר יתחיל בשעה 10:00 לפי שעון ישראל ויימשך 45 דקות. הדובר המרכזי בוובינר יהיה מדען ראשי לתחום Power-Estimation בחברת סינופסיס, אלכס ווייקפילד.

היעילות האנרגטית הפכה מרכיב קריטי בתכנוני שבבים, אולם למרות שטכנולוגיית ניתוח הספק מבוססת RTL מוכרת שנים רבות, הגישות המסורתיות לא מצליחות לספק מידע מדוייק דיו. במסגרת ההרצאה יציג ווייקפילד מתודולוגיות מומלצות שניתן לממש באמצעות טכנולוגיית ניתוח RTL של סינופסיס, אשר מבטיחות קבלת תובנות הספק אמינות ומדוייקות במהלך תכנון השבב.

מבנה ההרצאה:

Motivations for RTL power analysis

Basics of power consumption and associated calculations

. Key factors affecting RTL power accuracy: fast synthesis and mapping, clock tree modeling, and parasitics estimation

.Best practices to achieve good correlation and consistent accuracy

למידע נוסף ורישום: Consistent RTL Power Analysis Accuracy

וובינר סינופסיס ל-Turnaround Time of Functional ECO, יתקיים ב-9 בנובמבר 2022

ביום ד’, ה-9 בנובמבר 2022, תקיים חברת סינופסיס (Synopsys) וובינר בתחום המענה המהיר של צוותי פיתוח לשינויים של הרגע האחרון בפונקציונליות של הרכיב: Turnaround Time of Functional ECOs (Engineering Change Orders). שינויים של הרגע האחרון הם חלק בלתי נפרד ושלב בלתי נמנע בתהליך הפיתוח. התמודדות נכונה עם שינויים האלה מאפשרת לתקן באגים ולשלב פונקציות חדשות. הוובינר יתמקד בדרכים היעילות ביותר לניהול התהליך באמצעות מערכת Synopsys Formality ECO. ההדרכה המקוונת תתקיים בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות.

Given the schedule pressures under which the ECO generation process operates, it is essential to: start the ECO process as soon as ECO RTL is ready, Generate a patch as fast as possible and Ensure patch accuracy and minimal disturbance to the implemented design. This approach enables Qualcomm to rapidly create compact, functionally correct, and timing-aware patches and meet its aggressive time-to-market requirements.

למידע נוסף ורישום: Achieving Fast Turnaround Time of Functional ECOs with Synopsys Formality ECO


Sachin Singh (left): Principal engineer at Qualcomm where he leads the design team for cutting-edge GPU projects. He has 22 years of ASIC design experience and currently specializes in RTL-GDS flows including synthesis, equivalence checking, and functional ECOs for signoff. Sachin has a master’s degree from California State University Sacramento.

Makarand Patil (right): R&D manager for Synopsys Formality and Formality ECO products. He has over 20 years of experience in logic equivalence checking technologies spanning various areas of equivalence checking, such as RTL-Gate verification flows, solver engines, front-end language support, functional ECO, datapath optimizations, and UPF aware verification flows. Makarand holds a master’s degree in Computer Engineering from University of Kansas and a bachelor’s degree from Mumbai University.

למידע ורישום: Functional ECOs with Synopsys Formality ECO

וובינר סינופסיס בתחום התכנון והסימולציה של רכיבי RFIC

ביום ד’, ה-17 באוגוסט 2022, תקיים חברת סינופסיס (Synopsys) וובינר בנושא התכנון, האימות ובדיקת תופעות אלקטרומגנטיות ברכיבי RFIC. ההדרכה תתמקד בחבילת הפתרונות Synopsys Custom Design, אשר מספקת כלים לביצוע סימולציה אלקטרומגנטית לצורך מידול רכיבים אקטיביים ופאסיביים ובדיקת עמידת התכנון בדרישות המערכת וברגולציה. הוובינר יתקיים בשעה 20:00 לפי שעון ישראל ויימשך 60 דקות.

למידע נוסף ורישום: Design and Verify State-of-the-Art RFICs using Synopsys / Ansys Custom Design Flow


Samad Parekh (left), Product Manager for Spice Simulation and Design Environment products at Synopsys. He has 10 years of experience serving as a senior member of the Synopsys Applications Engineering team supporting Analog and Custom tools. Prior to Synopsys, Samad worked as an RF designer for 6 years designing RF and microwave circuits for the cellular and aerospace markets.

Kelly Damalou (right), Product Manager for the Ansys on-chip electromagnetic simulation portfolio. For the past 20 years she has worked closely with leading semiconductor companies, helping them address their electromagnetic challenges. She joined Ansys in 2019 through the acquisition of Helic, where, since 2004 she held several positions both in Product Development and Field Operations.

More about the webinar:

The design and characterization of RF circuits is a complex process. In addition to the challenges posed by modern semiconductor processes and the growth of modern standards such as 5G, the designer must also account for electromagnetic effects that become significant at RF and mmWave frequencies. The Synopsys Custom Design Family provides a holistic way of solving the RF Designer’s challenges from seamless integration of Ansys products for passive component synthesis, and accurate, high-capacity EM modeling of critical components, simulation and post-processing of important RF measurements, to layout creation and accounting for physical effects.

למידע נוסף ורישום: Design and Verify State-of-the-Art RFICs using Synopsys / Ansys Custom Design Flow

וובינר אדוונטק בתחום המפעל המקושר החכם

חברת אדוונטק ישראל (Advantech) תקיים ביום ג', ה-23 באוגוסט 2022 בשעה 11:00 לפי שעון ישראל, וובינר מיוחד בתחום מערכות מפעל חכם המבוסס על קישוריות ומידע. הוובינר The Next-Level Optimization: Factory Facility Management. הוובינר יימשך 60 דקות. ההשתתפות היא בחינם אולם כרוכה ברישום מראש.

יישום שיטות של ייצור חכם הפך למרכיב מרכזי בשיפור היעילות והפחתת העלויות של התעשייה המודרנית. במהלך הוובינר יספקו מומחי אדוונטק הדרכה בהגדרת אתגרי המפעל החכם וביישום הפתרונות שהחברה מספקת. התוכנית כוללת נושאים כמו הפקת תובנות, שינוי דיגיטלי וניתוח האתגרים. פתרונות אוטומציה וניהול מרחוק, ופתרונות תקשורת אלחוטית בין מערכות המפעל, ניטור מידע בזמן אמת, תחזוקת ציוד באמצעים דיגיטליים ובניית מערך מידע המציג את הפעילות הכוללת של המפעל.

המעבר למפעל מקושר חכם מאפשר להתגבר על ארבעת הגורמים המרכזיים הפוגמים ביעילות הייצור: קושי בניהול נכסי המפעל באופן המצמצם את זמני ההשבתה לצורך רכש וחזוקה, ניהול תשתיות באופן המאפשר לצמצם צריכת אנרגיה, גאז, מים וכדומה, בקרת תהליכים המאפשרת לשפר את יעילות הייצור ולהפחית את תקלות הבלאי והתחזוקה, וניטור של אתרים רבים ומרוחקים.

חברת אדוונטק היא בעלת נסיון של 35 שנים בפיתוח ואספקת פתרונות קישוריות ליישומים קריטיים. החברה בנתה מערך שלם של פתרונות מלאים למפעל המקושר באמצעות תקשורת קווית, אלחוטית ובאמצעות טכנולוגיות IoT. בהם: מתגי איתרנט, נתבי תקשורת תעשייתיים, נתבי IP סלולריים, שרתים ואמצעי איסוף ורכישת מידע מכל מערכות המפעל. בין השאר, החברה מספקת פתרונות המותאמים לצורכי תעשיית האלקטרוניקה, דוגמת מפעלי הרכבות, יצרני מעגלים מודפסים ועוד.

למידע נוסף ורישום: The Next-Level Optimization: Factory Facility Management

וובינר סינופסיס בתחום Clock-Domain Crossing Verification

ביום ה’, ה-22 ביוני 2022, תקיים חברת סינופסיס (Synopsys) וובינר בתחום היישום של שיטות מתקדמות לניתוח ואימות אותות השעון השונים (Clock-Domain Crossing Verification) בתוך ה-SoC, המנהלים את המודולים הנפרדים שמהם השבב בנוי, ולניתוח ואימות ההשבתה של מודולים בלתי פעילים זמנית (Reset Domain Crossing) בתוך השבב. אתגרים אלה נעשים מורכבים מאוד עם המעבר לרכיבים גדולים מאוד הבנויים מתת-מודולים שונים וכוללים אבני בניין (IP Blocks) אשר מגיעים ממקורות שונים. ההדרכה תתקיים בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות.

למידע נוסף ורישום: Constraints-Driven CDC and RDC Verification including UPF Aware Analysis


Jerome Avezou (left): Senior Staff Application Engineer in the Customer Success Group at Synopsys. In his current role, he supports static verification products, manages various customer engagements and helps architect customer flows.

Diana Kalel (middle): Hardware verification engineer working on the CDC and RDC analysis at ST Microelectronics. She is currently pursuing a PhD specializing in different structural and functional verification flows of CDC and RDC verification.

Jean-Christophe Brignone (right): Senior Member of Technical Staff (SMTS) in the field of CDC and RDC verification in the CPU division, STMicroelectronics, leading the company-wide reference flow working group.

More about the webinar:

Today’s million gates integrated circuits (ICs) involve various intellectual properties (IPs) interfacing with each other through multiple asynchronous clock and reset domains. Ensuring all clocks propagate concurrently across each clock tree components used as clock switching elements or each sequential or combinatorial component, clock output of which becomes asynchronous with respect to the clock input while maintaining predictability of design functionality requires exhaustive CDC verification.

In addition to relying on a robust design specification, it becomes imperative to take advantage of a smart EDA tool that infers all critical design paths including all clocks, clock control signals, clock domain at IP’s boundary level and even the resets for CDC or RDC paths ultimately flagging any unpredictable design behavior. VC SpyGlass CDC and RDC completely meets these verification needs by back-tracing and reporting all signals that needs to be constrained for optimized coverage of the structural verification, eventually delivering high quality of results (QoR) for CDC and RDC analysis.

Proceeding this way prevents the direct reuse of STA (Static Timing Analysis) constraints that may lead to an optimistic configuration, such as the propagation of synchronous clocks instead of asynchronous ones, or other mismatches between CDC analysis and STA, which would limit the number of the analyzed CDC paths.

In this web seminar, we will present the different steps required to manage the constraints generation and elaboration during CDC and RDC analysis. An efficient static low-power verification approach concerning low-power components defined through the UPF file directives will also be illustrated. Lastly, we will conclude by demonstrating ways to manage the different aspects of constraints using VC SpyGlass as an open tcl tool allowing the elaboration of additional and custom features increasing the QoR compared to the native platform.

למידע נוסף ורישום: Constraints-Driven CDC and RDC Verification including UPF Aware Analysis

וובינר סינופסיס להאצת תהליך Equivalence Checking

ביום ה', ה-9 ביוני 2022, תקיים חברת סינופסיס (Synopsys) וובינר בתחום היישום של שיטות חדשות לביצוע אופטימיזציה של תכנוני שבבים, אשר מאפשרות להאיץ פי חמישה את תהליכי הבדיקות והאימות כדי להשיג את המדדים הנדרשים של הספק, ביצועים ושטח השבב (PPA). ההדרכה תתקיים בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות.

למידע נוסף ורישום: 5X Faster Equivalence Checking with Formality ML-driven DPX

Synopsys’ Fusion Compiler provides a broad spectrum of aggressive optimization techniques such as retiming, multibit banking and advanced data-path optimization that our designers want to take advantage of to achieve maximum PPA. Our expectation from production quality Equivalence checking is to be able to complete verification with minimal efforts and the fastest turn-around-time.

This presentation details how Formality with ML-driven Distributed Processing (DPX) delivered out of the box verification without the need to scale back optimizations or sacrifice PPA goals.


Avinash Palepu, Product Marketing Manager for Formality and Formality ECO products. Starting with Intel as a Design Engineer, he has held various design, AE management and Product Marketing roles in the semiconductor design and EDA industries. Avinash holds a Master’s degree in EE from Arizona State University and a Bachelor’s degree from Osmania University.

Woo Sung Choe, Principal Engineer at Samsung Electronics in the SLSI division. Over a span of 20 years, he has worked on advanced node ASIC and SoC design of AP, modem, and connectivity system engineering on various Samsung smartphone projects.

למידע נוסף ורישום: 

5X Faster Equivalence Checking with Formality ML-driven DPX

וובינר סינופסיס ליישומי Sensor Fusion במעבדי DSP

ביום ג’, ה-24 במאי 2022, תקיים חברת סינופסיס (Synopsys) וובינר בתחום יישומי התכת מידע המגיע מחיישנים באמצעות מעבדי ARC® VPX DSP. במהלכו יוצגו יכולות מיוחדות המאפשרות מיטוב של הביצועים תוך כדי התמודדות עם עומסים שונים ועם חיישנים מגוונים.  הארוע, DSP IP for High Performance Sensor Fusion on an Embedded Budget, יתקיים במתכונת מקוונת בשעה 20:00 לפי שעון ישראל. ההדרכה תועבר על-ידי פיטר ואן דר וולף, המשמש כמהנדס פיתוח בכיר בסינופסיס.

למידע נוסף ורישום:

DSP IP for High Performance Sensor Fusion on an Embedded Budget

The growing use of a variety of sensors in edge devices – from wearables to virtual assistants to automotive radar/LiDAR – requires SoCs to have an optimal balance of DSP performance and low power/area. In addition, SoC developers must be able to easily scale their hardware architectures to handle a varying number of data streams while preserving their software investment; it’s just not practical to start over when the current or next design requires a higher or lower level of throughput.

In this webinar we will highlight some of the sensor fusion applications driving the need for more efficient digital signal processing, often combining classical filtering operations and AI-based decision making. Featuring the Synopsys ARC® VPX DSP family, we will explain key functions that can be optimized to handle a spectrum of sensor fusion workloads, while adhering to a single programming environment.

Speaker: Pieter van der Wolf

Pieter is a Principal R&D Engineer at Synopsys. He received his MSc and PhD degrees in Electrical Engineering from the Delft University of Technology. He was an Associate Professor at the Delft University of Technology before joining Philips Research in 1996. In 2006 he joined NXP Semiconductors when it was spun out of Philips Electronics. In 2009 he joined Virage Logic, which was subsequently acquired by Synopsys. He has worked on a broad range of topics including multi-processor architectures and system design methodologies.

וובינר סינופסיס לאימות תכנוני ALUs יתקיים ביום ד' ה-18 במאי

ביום ד’, ה-18 במאי 2022, תקיים חברת סינופסיס (Synopsys) וובינר בתחום האימות של תכנון יחידות אריתמטיות לוגיות (ALU) באמצעות שימוש בלי האימות והבדיקה Synopsys VC Formal DPV (Datapath Validation). הוובינר יתמקד בשיטות הטובות ביותר כתיבת מודלים בשפת C/C++ לאימות התכנון, ויועבר על-ידי מומחה ה-EDA נילאביה דוטה (Neelabja Dutta), המשמש כמנהל בכיר בקבוצת Applications Engineering של חברת סינופסיס.

ההדרכה תהיה באורך של 60 דקות ותתחיל בשעה 21:00 לפי שעון ישראל. ההשתתפות ללא תשלום.

AI, Graphics, CPU, and many modern designs have arithmetic intensive blocks that are hard to verify with traditional techniques. Synopsys VC Formal DPV (Datapath Validation) has been the industry's golden standard to get closure on datapath verification.

In this Synopsys webinar, we will discuss why you need a specialized formal verification tool to verify datapath. We will also present the do's and don'ts of writing C/C++ models for the arithmetic blocks so that these C/C++ models are ready for formal equivalence checking with their RTL design implementation.

Following these best practices will help you get started with DPV successfully, reduce debug and run time, and maximize your verification efficiency. You will walk away with real knowledge on how best to write your C/C++ models for efficient datapath validation.

למידע נוסף והרשמה:

Writing C/C++ Models for Efficient Datapath Validation Using VC Formal DPV