וובינר

וובינר סינופסיס לבדיקות סופיות יתקיים ב-6 במאי 2026

פורסם בתאריך ע"י Techtime

ביום ד', ה-6 במאי 2026, תקיים חברת סינופסיס (Synopsys) וובינר שיוקדש לבדיקות זמנים והספק אחרונות של השבב לפני היציאה לייצור (Signoff). ההדרכה תתמקד בהבנת בדיקות EMIR Signoff הכוללות Electromigration (EM) ובדיקות נפילת מתח ברשת ההזנה (IR Drop), אשר פוגעות בביצועי השבב ובהופעת בעיות תיפקוד לאחר הייצור.

בהמשך, הדרכה תתאר את המעבר אל הגישה המודרנית של נתיוח דינמי תחת הדמיית עומס, איתור בעיות, טיפול בבעיות והרצה נוספת, עד לקלבת הפתרון המספק (IR-Aware Design Closure). ההדרכה המקוונת תשודר בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות. היא תתקיים תחת הכותרת: RedHawk-SC: From EMIR Signoff to IR-Aware Design Closure.

As power integrity challenges increase with advanced nodes and multi-die architectures, EMIR analysis must evolve beyond traditional signoff. In this Synopsys webinar, we will show how RedHawk-SC is expanding its capabilities not only to enhance EMIR analysis, but also to enable IR-aware Static Timing Analysis (IR-STA) and IR-driven ECO (IR-ECO) flows.

Join us to learn how tighter integration between power integrity and timing analysis, across both single-die and multi-die designs, helps engineers better understand IR-drop impact, accelerate debug, and achieve faster, more reliable design closure.

Featured Speaker: Sojan Philips is the Principal Product Manager for RedHawk-SC at Synopsys with over 10 years of experience in the semiconductor and EDA industry. He specializes in driving product innovation at the intersection of engineering and customer needs, with a strong focus on power integrity and large-scale design analysis.

למידע נוסף ורישום:

RedHawk-SC: From EMIR Signoff to IR-Aware Design Closure

וובינר סינופסיס לתכנוני ASIC עבור יישומי Physical AI יתקיים ב-29 לאפריל

פורסם בתאריך ע"י Techtime

ביום ד', ה-29 באפריל 2026, תקיים חברת סינופסיס (Synopsys) וובינר שיוקדש לתכנון מעבדי ASIC ייעודיים (ASIP) עבור מערכות בינה מלאכותית פיזית (Physical AI). בניגוד למעבדים נוירוניים (NPU) בפלטפורמות ענן, מעבדי Physical AI יכולים להיות מותאמים ליישום ספציפי באמצעות התאמת ארכיטקטורת סט הפקודות (ISA) וארכיטקטורת הזיכרון למודלי הרשת הנדרשים על-ידי היישום. הדבר מאפשר להפחית באופן דרמטי את צריכת ההספק ואת שטח הסיליקון.

הוובינר ידגים את השימוש ב-Synopsys ASIP Designer לחקירה, תכנון ואופטימיזציה של מעבדים בעלי סט פקודות ייעודי. יוצגו בו התכנון של SmarT, שהוא מעבד ASIP עם ארכיטקטורת RISC-V המורחבת, ומאיץ רב-ליבתי מבוסס RISC-V שתוכנן באוניברסיטה הטכנית של מינכן באמצעות באמצעות ASIP Designer. המאיץ עושה שימוש בגישת מחשוב סמוך-לזיכרון (Near-Memory Computing) כדי למזער את צריכת ההספק ורוחב הפס של הזיכרון. השבב הוא בעל 5 ליבות ונחשב ל-tapeout הראשון בהובלת אוניברסיטה בגרמניה המשתמש בטכנולוגיית 7 ננומטר של TSMC.

ההדרכה המקוונת תשודר בשעה 18:00 לפי שעון ישראל ותימשך 60 דקות. היא תתקיים תחת הכותרת: Application-Specific Processors (ASIPs) for Physical AI

Learn about:

  • Synopsys ASIP Designer, the industry-leading tool to explore, design and optimize application specific processors
  • ASIP Design methodologies to address challenges in jointly optimizing the memory architecture and the computational resources for Physical AI architectures
  • Two ASIP designs examples with customize memory architectures for Physical AI applications.

Spekers:

Dr. Falco Munsche, Technical Product Manager for ASIP design tools at Synopsys. Previously he worked for a total of 20 years as Application Engineer and Software Engineer of ASIP design tools for Synopsys and CoWare, and as a Design Consultant for Synopsys. Prof. Hussam Amrouch, Technical University of Munich, Germany. Hussam Amrouch is heading the Chair of AI Processor Design within the Technical University of Munich (TUM). He is the head of Brain-inspired Computing at the Munich Institute of Robotics. Further, he is the head of the Semiconductor Test and Reliability at the University of Stuttgart.

למידע נוסף ורישום:

Application-Specific Processors (ASIPs) for Physical AI

וובינר סינופסיס לארכיטקטורת UALink יתקיים ב-21 באפריל

פורסם בתאריך ע"י Techtime

ביום ג', ה-21 באפריל 2026, תקיים חברת סינופסיס (Synopsys) וובינר שיוקדש להבנת ארכיטקטורת הקישוריות הפתוחה UALink, המשמשת לקישור אלפי המעבדים, הזכרונות והמאיצים המרכיבים אשכולות אימון (Training Cluster) מודרניים. הארכיטקטורה מבוססת על שימוש בממשקי SerDes בקצב 224G, יחידות FLIT קבועות של 64 בתים, פורמטי טרנזקציות דחוסים, אגרגציה יעילה במיוחד של שכבות TL/DLL, והצפנת AES-GCM משולבת דרך UALinkSec.

במסגרת הוובינר יוצג האופן שבו UALink מאפשרת איגום זיכרון (memory pooling) בקנה מידה גדול, הפחתת תקורת התקשורת ותמיכה בשילוב מעבדי GPU בקנה מידה של Pod ושל Rack. ההדרכה המקוונת תשודר בשעה 18:00 לפי שעון ישראל ותימשך 60 דקות. היא תתקיים תחת הכותרת: Understanding UALink Architecture: A Protocol Deep Dive.

נושאים מרכזיים בהדרכה:

  • How UALink implements low latency, memory semantic GPU to GPU communication
  • Internal structure of 64 byte flits, compressed request/response formats, and TL/DLL packing
  • How multi VC flow control, link level retry, and RS FEC ensure deterministic, lossless throughput
  • The role of UALinkSec in enforcing end to end AES GCM encryption and authentication
  • How UALink enables scalable memory pooling and GPU clustering across pods and racks
  • System level design considerations for integrating UALink controllers, PHYs, and switches.

דובר מרכזי:

Diwakar Kumaraswamy, Sr. Staff Technical Product Manager at Synipsys. With over 15 years of experience in Application Engineering and SoC design, Diwakar is now a Technical Product Manager at Synopsys. He drives high-speed interconnect solutions—such as Ethernet, PCIe, and UALink—for next-generation AI infrastructure.

למידע נוסף ורישום:

וובינר סינופסיס לעמידות שבבים בפריקה חשמלית יתקיים ב-9 לפברואר 2026

פורסם בתאריך ע"י Techtime

ביום ב', ה-9 בפברואר 2026, תקיים חברת סינופסיס (Synopsys) וובינר שיוקדש לבדיקות באמצעות סימולציה של עמידות השבב המתוכנן בפני תופעות של פריקת חשמל סטטי (ESD). התופעות האלה יכולות להרוס את השבב או מעגלים מסויימים בתוכו, ולכן חשוב לזהות ולאפיין אותן לפני המעבר לייצור. ההדרכה תתמקד בשימוש ב-Synopsys PathFinder-SC, אשר משמש לסימולציה והערכה של המערכת כולה (Full-Chip ו-Multi-Die), ולא רק של הטרנזיסטור הבודד או התת-מערכת הנפרדת.

ההדרכה המקוונת תשודר בשעה 18:00 לפי שעון ישראל ותימשך 60 דקות. היא תתקיים תחת הכותרת:

Accelerating Static ESD Simulation for Full-Chip and Multi-Die Designs with Synopsys PathFinder-SC.

הסבר מורחב:

PathFinder-SC uses the same extraction and EM calculation engine with Synopsys RedHawk-SC certified by major foundries which can help detect potential silicon failures. Its layout-based debugging and compact modeling extend reliability from die to package to board. Seamlessly integrated into modern verification flows, PathFinder-SC empowers teams to accelerate signoff, mitigate risk, and deliver future-proof designs for HPC, AI/ML, and 5G/6G systems.

Join our PathFinder-SC webinar to see how you can:

  • Perform pre-LVS, cell-based ESD checks early in the flow
  • Handle full-chip and multi-die designs with cloud-native capacity
  • Use a foundry certified solution and layout-based debugging for reliability from die to board
  • Accelerate signoff, reduce risk, and future-proof your designs

דוברים:

Peter Tsai (left) is a Product Manager at Synopsys. He is focusing on ESD and reliability signoff for advanced designs. Prior to Synopsys, Peter held technical and customer-facing roles at Cadence, Siemens EDA, and AUO, developing expertise in analog/mixed-signal design, physical verification, and signoff flows.

Marc Swinnen (center) is a Product Marketing Manager at Synopsys. Before joining Synopsys, Marc worked at Ansys, Cadence, Azuro, and Sequence Design, where he gained experience with a wide array of digital and analog design tools.

John Alwyn, Product Specialist at Synopsys, works closely with R&D and Application Engineering teams. He has contributed to key milestones of development and deployment of PathFinder-SC. With over two decades of experience in custom design and simulation CAD flows, John continues to contribute to AMS simulation workflows at Synopsys.

למידע נוסף ורישום:

Static ESD Simulation for Full-Chip and Multi-Die Designs

וובינר סינופסיס לניתוח תופעות פרזיטיות בתכנון שבבים יתקיים ב-15 בינואר 2026

פורסם בתאריך ע"י Techtime

ביום ה', ה-15 בינואר 2026, תקיים חברת סינופסיס (Synopsys) וובינר שיוקדש לניתוח תופעות פרזיטיות כמו התנגדות, השראות וקיבוליות פרזיטיים, בתהליך תכנון פריסת המוליכים (IC Layout) של השבב המצוי בפיתוח. ההדרכה תתמקד בהצגת כלי הניתוח ParagonX של סינופסיס, המבצע ניתוח חכם של תופעות פרזיטיות, כולל סימולציה, דיבוג והצגה ויזואלית של ההפרעות. הכלי החדש נועד לאתר בעיות שורש בפיתוח רכיבים אנלוגיים, רכיבים דיגיטליים, ורכיבי אותות מעורבים.

ההדרכה המקוונת תשודר בשעה 13:00 לפי שעון ישראל ותימשך 120 דקות. היא תתקיים תחת הכותרת: Accelerate IC Layout Parasitic Analysis with ParagonX.

Why You Should Attend:

  • Assess and quantify the effects of layout parasitics early in the design process.
  • Elevate your productivity with rapid iterations that guide layout optimizations.
  • Seamlessly integrate ParagonX into your analog and custom design workflow.
Speakers:
Kopal Kulshreshtha (left), Principal Product Specialist at Synopsys. With close to 20 years of experience in electronic design automation (EDA) and IC design, she has contributed across the entire design and verification spectrum—from IC design and verification to software architecture and development to product strategy and delivery.
Rob Dohanyos (right), Principal Product Specialist at Synopsys. Rob Dohanyos leads the charge on product development and customer innovation for the Diakopto product line and its flagship tool, ParagonX. With nearly 20 years of hands-on experience in the semiconductor industry—working across a vast spectrum of technology nodes, from 0.8um to 2nm—Rob offers a unique, real-user point of view.

למידע נוסף ורישום:

Accelerate IC Layout Parasitic Analysis with ParagonX

וובינר סינופסיס ל-PCIe בתשתיות AI יתקיים ב-18 בנובמבר

פורסם בתאריך ע"י Techtime

ביום ג', ה-18 בנובמבר 2025, תקיים חברת סינופסיס (Synopsys) וובינר שיוקדש לשימוש בארכיטקטורת PCIe מרובת זרמי נתונים (PCIe Multistream Architecture) כדי לספק קישוריות מהירה בקצבים של 64GT/s ו-128GT/s במערכי מחשבים גדולים (HPC) ובתשתיחות בינה מלאכותית (AI). ההדרכה המקוונת תשודר בשעה 19:00 לפי שעון ישראל ותימשך 60 דקות. היא תתקיים תחת הכותרת: How PCIe Multistream Architecture is enabling AI Connectivity at 64 GT/s and 128 GT/s.

רקע מקצועי:

AI and HPC workloads push fabric speeds to deliver higher parallelism and utilization at extreme data rates. To support these higher rates, the controller architecture needs to be completely redefined resulting in the new PCIe controller Multistream architecture where multiple TLP streams to be serialized over the link. This shift from the single-stream model of prior generations impacts how application interfaces and user logic are designed.

In this webinar, we will examine the architectural differences compared to controller’s architecture limited to 32GT/s or less, focusing on how multiple application interfaces are supported, their effect on link utilization, and the mechanisms for maintaining ordering across streams.

We will also analyze the implications for FLIT versus Non-FLIT mode, along with practical considerations for AXI bridge configuration under the new architecture.

Why You Should Attend:

  • Understand Industry Bottlenecks
  • Explore Practical Integration Solutions
  • Gain Design-Level Insights

Speaker: Diwakar Kumaraswamy, Technical Product Manager at Synopsys with over 15 years of experience in SoC design and high-speed interconnects. He specializes in PCIe architecture for AI and HPC, supporting next-generation connectivity solutions for advanced infrastructure.

למידע נוסף ורישום:

How PCIe Multistream Architecture is enabling AI Connectivity at 64 GT/s and 128 GT/s.

וובינר Mouser ו-Molex למחברים עבור תנאי סביבה קשים

פורסם בתאריך ע"י Techtime

ביום ג', ה-14 באוקטובר 2025 יקיימו חברת Mouser וחברת Molex וובינר משותף בנושא: כיצד לבחור את המחבר המתאים לצורך קישוריות במערכות העובדות בתנאי סביבה קשים, כמו אבק, זעזועים, רטיבות וטמפרטורות קיצוניות. הוובינר יתקיים בשעה 17:00 לפי שעון ישראל. הוא יועבר על-ידי מנהל התוכן הטכנולוגי ב-Mouser Electronics in EMEA, מרק פטריק, ועל-ידי מנהל הפיתוח העסקי בחברת Molex, יאן ואנר. הרישום לוובינר הוא ללא תשלום. הוובינר יוקלט ויהיה גם זמין לצפייה מאוחרת יותר. הנרשמים לוובינר, יקבלו את ההקלטה במייל לצורך צפייה במועד הנוח להם ביותר.

By attending this webinar, participants will learn more about:
● How selecting the right connector or interconnect system can help prevent costly failures,
unexpected downtime, and reputational risk when operating in harsh or high-demand environments.
● The critical design parameters and ruggedisation features that ensure long-term connector
performance, where reliability is non-negotiable.
● How proven automotive-grade solutions from Molex are being applied far beyond cars, with real-
world examples in industries such as industrial automation, energy, aerospace, and medical devices.
● Featured Molex products that support harsh environment innovation.

למידע נוסף ורישום:

How to Select the Right Connector or Interconnect for Harsh Environments

וובינר סינופסיס ל-PCIe 5.0 יתקיים ב-2 באוקטובר 2025

פורסם בתאריך ע"י Techtime

ביום ה', ה-2 באוקטובר 2025, תקיים חברת סינופסיס (Synopsys) וובינר בנושא תקן הקישוריות המהיר PCIe 5.0, בהשוואה לתקן הדור הקודם, PCIe 4.0. ההדרכה המקוונת תשודר בשעה 19:00 לפי שעון ישראל ותימשך 60 דקות. היא תתקיים תחת הכותרת: Why Choose PCIe 5.0 for Power, Performance, and Bandwidth at the Edge?

As edge, mobile and automotive applications demand faster data processing, lower latency, and reduced power consumption, PCI Express® 5.0 has emerged as the optimal interconnect standard. Doubling the data rate of PCIe 4.0 while enabling lane reduction, PCIe 5.0 helps SoC designers achieve significant savings in power, area, and beachfront—critical advantages for space- and thermally-constrained environments such as ADAS, AIoT, and 5G edge devices.

In this Synopsys webinar, we will discuss how our high-performance, silicon-proven PCIe 5.0 IP enables scalable systems and energy efficiency across automotive, mobile, and edge use cases.

We will explore:

  • Key benefits of migrating to PCIe 5.0
  • Architectural considerations for integrating PCIe 5.0 in edge SoCs
  • Low-power design techniques, including dynamic power gating
  • Real-world deployment examples and interoperability highlights

Speaker: Gustavo Pimentel, Principal Product Marketing Manager at Synopsys, specializing in PCIe products. With 17 years of experience in embedded software, Gustavo has spent the last 8 years developing Linux device drivers for Synopsys IPs, including PCIe.

 

 

 

למידע נוסף ורישום:

PCIe 5.0 for Power, Performance, and Bandwidth at the Edge

וובינר סינופסיס לסימולציה מואצת GPU יתקיים ב-12 באוגוסט

פורסם בתאריך ע"י Techtime

ביום ג', ה-12 באוגוסט 2025, תקיים חברת סינופסיס (Synopsys) וובינר בנושא סימולציה אטומיסטית (Atomistic Simulations) מואצת GPU עבור תהליכי הייצור בתעשיית השבבים. ההדרכה המקוונת תשודר בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות. היא תתקיים תחת הכותרת: GPU-Accelerated Atomistic Simulations for Semiconductor Manufacturing. סימולציה אטומיסטית היא טכניקת חישוב המייצרת מודלים של התנהגות החומר ברמת האטומים. היא כרוכה בחישובי התנועה והאינטראקציה בין אטומים בודדים, במטרה להבין את תכונות החומר ותופעות בחומר. הטכניקה הזו שימושית במיוחד כאשר לומדים או מפתחים חומרים חדשים או תהליכי ייצור, שקשה מאוד לבדוק אותם באמצעות מדידה ישירה.

נושאים מרכזיים:

  • The role of atomistic simulations in screening, analyzing, and optimizing materials.
  • How GPU acceleration is breaking traditional barriers in density functional theory (DFT) and machine-learned potentials (MLPs).
  • Real-world examples of speedups achieved with Synopsys QuantumATK, enabling simulations of larger systems and more complex materials.
  • The integration of AI and machine learning to enhance simulation accuracy and efficiency.

דוברים:

מימין לשמאל: אנדרס בלום, גבריאל פנאצי, ויידה ארקיסוסקייט
מימין לשמאל: אנדרס בלום, גבריאל פנאצי, ויידה ארקיסוסקייט

Anders Blom, Principal Solutions Engineer, Synopsys. Anders has over 25 years of experience in atomistic materials modeling and quantum transport simulations. He holds a PhD in physics from Lund University and has played a key role in the development of QuantumATK since its early days.

Gabriele Penazzi, Senior Staff Engineer, Synopsys. Gabriele specializes in computational methods for atomistic modeling of electronic structure and charge transport. With a PhD in Electronic Engineering and extensive experience developing QuantumATK, he brings valuable expertise in advanced simulation technologies for materials engineering.

Vaida Arcisauskaite, Staff Engineer, Synopsys. Vaida has over 18 years of experience in atomistic materials modeling. She holds a PhD in Chemistry from the University of Copenhagen and specializes in helping customers apply advanced QuantumATK features such as GPU acceleration and machine-learned techniques to accelerate materials engineering.

למידע נוסף ורישום:

GPU-Accelerated Atomistic Simulations for Semiconductor Manufacturing

וובינר סינופסיס
וובינר סינופסיס

וובינר סינופסיס ל-448G SerDes יתקיים ב-5 באוגוסט 2025

פורסם בתאריך ע"י Techtime

ביום ג', ה-5 באוגוסט 2025, תקיים חברת סינופסיס (Synopsys) וובינר בנושא תקן ה-SerDes המתגבש, 448G, אשר מיועד לספק מענה לצורכי המהירות של תשתיות בינה מלאכותית, ולספק מהירות העברת נתונים של עד 448Gbps. ההדרכה המקוונת תשודר בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות. היא תתקיים תחת הכותרת: 448G: Ready or Not, Here it Comes.

Why You Should Attend:

  • Understand Industry Readiness: Explore the challenges and opportunities in the race to 448G SerDes and assess if the industry is prepared for this leap in high-speed serial interfaces.
  • Learn About Emerging Standards: Gain insights into the latest advancements in standards shaping the future of 448G SerDes technology.
  • Discover Next-Gen Channel Designs: Dive into cutting-edge electro/optical channel designs that will enable high-speed data transmission.
  • Explore Advanced Modulation Schemes: Understand the innovative modulation techniques driving the performance of 448G links.

Speakers:

Priyank Shukla (left), Director of Product Management at Synopsys, leads High-Speed IP deployment in compute SoCs. He is an IEEE802.3 voter, IIT Madras graduate, patent holder, and two-time DesignCon best paper award winner. Kent Lusted is a Distinguished Architect at Synopsys with over 14 years of leadership in Ethernet standards development and 30+ years at Intel, where he earned an Intel Achievement Award for pioneering Gigabit Ethernet controllers.

למידע נוסף ורישום: 448G: Ready or Not, Here it Comes

וובינר סינופסיס ו-AMD לתכנון 3DIC יתקיים ב-21 במאי 2025

פורסם בתאריך ע"י Techtime

ביום ד' הקרוב, ה-21 במאי 2021 יתקיים וובינר משותף של חברת  סינופסיס (Synopsys) וחברת AMD בנושא תכנון רכיבי 3DIC מתוך זווית קראייה המבהירה את הפרמטריים התכנוניים המשפיעים על תפקוד ויעילות המוצר הסופי. ההדרכה המקוונת תשודר בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות. היא תתקיים תחת הכותרת: 3D Odyssey – Navigating the Depths of 3DIC Feasibility Analysis.

With the rising demand for highly efficient 3DIC design and performance, it’s crucial to understand the IR and thermal landscape of a product as early as possible in the design process. Voltage drop (IR) increases gradually across many metal layers on multiple stacked dies, potentially adding up to serious performance degradation for upper tiers. Meanwhile, even a small pocket of uncontrolled heating can spread over a single die or even cross to neighboring dies. Both effects can result in catastrophic device and interconnect failure, and both will be more difficult to control as 3DIC products grow larger and more complex.

This AMD presentation, which won the Best Technical Paper Award at SNUG Silicon Valley 2025, focuses on 3Dblox v2.0 and its promise to empower 3D Floorplanning with actionable IR and thermal data. AMD’s experiments are driven primarily within the Synopsys 3DIC Compiler platform, though other tools are employed at key stages to support and reinforce their analysis.

Speakers:

Nitin Navale (left), Principal Member of Technical Staff, AMD. Nitin has worked at AMD & Xilinx since 2008 and currently serves as Technical Lead for 3DIC Methodology. He has previously contributed to CAD automation across a wide range of disciplines including STA, EMIR, ESD, SoC floorplanning & construction, IP management, netlisting, and characterization.
Amlendu Shekhar Choubey, Sr. Director, Product Management, Synopsys. Amlendu is the Sr. Director of product management for the 3DIC Compiler platform. He has over 20 years of experience in EDA, semiconductor IP, and advanced packaging, with a strong background in product management, product strategy, and strategic partnerships.

למידע נוסף והרשמה:

Navigating the Depths of 3DIC Feasibility Analysis

וובינר סינופסיס לאתגרי In-Field RAS יתקיים ב-6 במאי 2025

פורסם בתאריך ע"י Techtime

ביום ג', ה-6 במאי 2025, תקיים חברת  סינופסיס (Synopsys) וובינר בנושא תיכנון מארזים חדשים והתמודדות עם אתגרי תכנון רכיבי SoC בעידן שבו תשתיות העיבוד צריכות לעמוד בדרישות אתגרי אמינות, שירות וזמינות (Reliability, Availability and Serviceability- RAS) שאיפיינו בעבר רק מערכות עתירות עיבוד (HPC). ההדרכה המקוונת תשודר בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות. היא תתקיים תחת הכותרת: In-Field RAS Challenges with Chiplets and AI-based Systems.

AI-based components introduce new risks concerning data center availability and automotive functional safety. To address these growing challenges, there has been a significant effort in developing new standards for dependable computing. This webinar will also discuss the latest topics being addressed in recent international standardization efforts related to silicon health across key application domains.

Speakers:

Jyotika Athavale (left), Director of Engineering Architecture at Synopsys, specializing in dependable technologies. With prior roles at Intel and NVIDIA, she has received multiple awards for her contributions to women in tech and leadership in functional safety standards. Additionally, she has authored patents and technical publications, and chairs the IEEE P2851 standards on functional safety interoperability.

Yervant Zorian (rtight), Chief Architect & Fellow at Synopsys, with a distinguished background including roles at AT&T Bell Laboratories and Virage Logic. He holds multiple degrees, including a PhD in Electrical Engineering and an MBA, and currently serves as President of the IEEE Test Technology Technical Council. A prolific inventor with 45 US patents and over 400 published papers, he has received numerous awards, including the IEEE Lifetime Contribution Medal in 2022.

למידע נוסף ורישום:

In-Field RAS Challenges with Chiplets and AI-based Systems

וובינר סינופסיס ל-PCIe 7.0 יתקיים ב-30 באפריל

פורסם בתאריך ע"י Techtime

ביום ד', ה-30 באפריל 2025, תקיים חברת סינופסיס (Synopsys) וובינר בנושא תקן הקישוריות החדש PCIe 7.0 ומדוע החברות צריכות להכיר אותו ולאמץ אותו כבר עכשיו. ההדרכה המקוונת תשודר בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות. היא תתקיים תחת הכותרת: PCIe 7.0? Understanding Why Now is the Time to Transition.

This session will explore the need of transitioning to PCIe 7.0 for chip-to-chip (C2C) connectivity. We will delve into how this transition impacts various use cases, including SSDs, network switches, and SuperNICs, highlighting the doubled data transfer rate of 128 GT/s per lane and its implications.

Gain insights into how PCIe 7.0 can improve SoC architectures by: Addressing challenges such as bifurcation, Providing 16X support in Gen 7 controllers, Discover key enhancements of PCIe 7.0, such as latency, power and error correction optimization, Reduced latency and Improved power efficiency.

Speakers:

Richard Solomon (left), Technical Product Manager, PCI Express Controller IP at Synopsys. Richard has served over 20 years on the PCI-SIG Board of Directors, holds a BSEE from Rice University, and is an active participant in the CXL Consortium with 27 US patents.
Madhumita Sanyal (right), Director Technical Product Management, High Performance Computing IP Solutions at Synopsys. Madhumita holds an M.S. in Electrical Engineering from San Jose State University and has completed the LEAD program at Stanford University.

למידע נוסף ורישום:

PCIe 7.0? Understanding Why Now is the Time to Transition

 

 

וובינר סינופסיס לאימות זיכרון ב-SoC יתקיים ב-13 בנובמבר 2024

פורסם בתאריך ע"י Techtime

ביום ד', ה-13 בנובמבר 2024, תקיים חברת סינופסיס (Synopsys) וובינר בנושא תיכנון ואימות מודולי זיכרון המשובצים בתוך רכיבי SoC מודרניים. ההדרכה המקוונת תשודר בשעה 18:30 לפי שעון ישראל ותימשך 60 דקות. היא תתקיים תחת הכותרת: Memory Verification in Modern SoCs Using Formal Equivalence Checker.

Traditional methods like SPICE simulation and cell-based formal verification have limitations; SPICE offers circuit-level accuracy but limited coverage, while cell-based methods can't fully represent transistor-level behavior. Synopsys ESP, a custom circuit formal equivalence checker, addresses these challenges with its patented symbolic simulation technology, combining the power of formal methods with event-driven simulation for sequential equivalence checking. This approach dramatically enhances the quality of functional verification and boosts verification productivity.

Join our webinar to explore how Synopsys ESP provides a circuit-aware, easy-to-use solution for memory verification. An overview on ESP is provided along with Intel sharing their success using ESP for Content Addressable Memory (CAM).

Agenda:

  1. ESP Overview (10-15 mins) presented by Almitra Pradhan, Synopsys
  2. Intel usage of ESP for CAM (20-25 mins) presented by Anshuli Pandey, Intel
  3. Summary
  4. Q&A

Speakers:

Anshuli Pandey (left) is Circuit Design Engineering Manager in Central Memory Organization team in Intel. This team is responsible for providing Register File, ROM, Content Addressable Memory compilers for internal products and Foundry Services platform. She is an alumnus of BITS Pilani and has ~19 years of experience in Memory Design.

Almitra Pradhan (right) leads the ESP product development at Synopsys. She has 15 years of experience in EDA specializing in Transistor level EDA tools for custom digital design. She holds a Ph.D. from University of Cincinnati, Ohio in Electrical and Computer Engineering.

למידע נוסף ורישום:

Memory Verification in Modern SoCs Using Formal Equivalence Checker

וובינר סינופסיס לתקשורת אופטית יתקיים ב-15 באוגוסט 2024

פורסם בתאריך ע"י Techtime

ביום ה', ה-15 באוגוסט 2024, תקיים חברת סינופסיס (Synopsys) וובינר בתחום הקישוריות האופטית ברשתות תקשורת ומערכי מיחשוב, אשר נדרשת היום כדי לסייע במתן פתרונות עיבוד מהירים מאוד וחסכוניים בהספק. ההדרכה המקוונת תשודר בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות. היא תתקיים תחת הכותרת: To Retime or Not to Retime? Getting Ready for PCIe and Ethernet over Linear Pluggable Optics.

Attendees will gain insights into advanced co-simulation techniques to enhance design accuracy and performance, strategies for minimizing power consumption without compromising on performance. We will explore retimed and linear-drive interfaces, exploring LPO, NPO and CPO use cases, including silicon-proofpoints with 224G Ethernet and PCIe 7.0/6.x over optics.

Join us for an in-depth discussion to learn how these optical interfaces will unlock even larger, more powerful AI clusters for hyperscale data centers.

Speakers:

The’ Linh Nguyen (left), Executive Director at Synopsys Solutions Group, responsible for optically capable SerDes and UCIe IP development. The’ Linh has 25+ years of experience in development of AMS and PMD IC’s for communications systems using various optical technologies such as SiPho and InP MZM, EAM, DFB and VCSEL lasers. He has also served on technical committees for OFC and BCICTS.

Priyank Shukla, Principal Product Manager for the Synopsys High Speed Serdes IP portfolio. He is a contributing member to 802.3dj task force and a IEEE802.3 voter. Priyank has a US patent on low power RTC design.

למידע נוסף ורישום:

To Retime or Not to Retime? Getting Ready for PCIe and Ethernet over Linear Pluggable Optics

וובינר סינופסיס ל-Manufacturing Test Flows, ב-17 ביולי

פורסם בתאריך ע"י Techtime

ביום ד' ה-17 ביולי 2024 תקיים חברת סינופסיס וובינר בתחום הבדיקות להבטחת איכות ייצור שבבים, במטרה להפחית את מספר הפגמים בקו הייצור (DPPM). הוובינר יתקיים בשעה 20:00 לפי שעון ישראל.

Leveraging functional patterns is crucial for achieving high defect coverage and reducing defective parts per million (DPPM) levels. Synopsys VC Z01X fault simulator offers enhanced fault coverage in manufacturing test flows, complementing ATPG tools like Synopsys TestMAX ATPG. In this presentation we will delve into unique coverage scenarios, such as resets and clocks blocked during ATPG mode. We'll also highlight the benefits of VC Z01X robust support of the SystemVerilog language. Finally, a practical flow discussion will equip viewers with best practices to get started.

Speakers:

Robert Ruiz, Product Management Director at Synopsys, and responsible for strategy and business growth of several verification products at Synopsys. He has more than 30 years of experience in advanced EDA technologies and methodologies and spent several years designing application-specific integrated circuits (ASICs). Robert has a BSEE degree from Stanford University. Kirankumar Karanam, Applications Engineer at Synopsys. He currently oversees various customer deployments of Synopsys FuSa verification solutions worldwide. He also works with Synopsys functional verification offerings such as VCS, Verdi, and more.

למידע נוסף ורישום:

Enhancing Manufacturing Test Flows with Synopsys VC Z01X

וובינר Molex ו-Mouser לארכיטקטורת רכב חשמלי 48 וולט יתקיים ב-20 ביוני 2024

פורסם בתאריך ע"י Techtime

ביום ה', ה-20 ביוני 2024 יקיימו חברת Mouser וחברת Molex וובינר על הארכיטקטורה החשמלית של כלי רכב הפועלים במתח של 48 וולט. הוובינר Vehicle Electrification Trends Beyond Electric Cars, יתקיים בשעה 21:00 לפי שעון ישראל ויימשך 60 דקות. ההשתתפות אינה כרוכה בתשלום. הוובינר יתמקד במגמת המעבר לארכיטקטורות רכב חשמלי המבוססות על מתח של 48 וולט, בזכות היתרונות של המתח הגבוה בהפצה יעילה יותר של האנרגיה, ובאופטימיזציה טובה יותר של מערכות הטעינה והרכיבים החשמליים והאלקטרוניים ברכב.

Kirk Ulery, distribution business development manager for Molex, will highlight the benefits of the 48-volt architecture in electric cars and its transformative impact across the transportation industry. The webinar will also provide updates on the Molex rugged and reliable miniaturised connector portfolio. By registering for the webinar, participants will also receive the latest Molex product news from Mouser.

Mouser stocks a wide array of more than 30,000 products from Molex, including Molex MX150 mid-voltage connectors that support the transition to 48-volt architecture. Leveraging the proven and robust form factor of these connectors, automotive manufacturers can simply and securely upgrade from 12-volt wiring architecture with minimal design engineering work. By employing smaller wires that reduce the amount of required copper, the MX150 connectors also help decrease overall vehicle weight while minimising the need for additional engineering time and costs.

למידע נוסף והרשמה: Vehicle Electrification Trends – 48 Volts

וובינר סינופסיס להכנה לייצור יתקיים ב-6 באוגוסט 2024

פורסם בתאריך ע"י Techtime

ביום ג', ה-6 באוגוסט 2024, תקיים חברת סינופסיס (Synopsys) וובינר בתחום הכנת רכיב ה-SoC לייצור באמצעות פתרון Synopsys Fab.da, המנתח את המידע ומייצר אנליטיקה בסיוע בינה מלאכותית משפע הנתונים המתקבלים במהלך הכנת הרכיב לייצור, כדי לשפר את הייצור ולקצר תהליך ההבאה לייצור. ההדרכה המקוונת תשודר בשעה 20:00 לפי שעון ישראל ותתקיים תחת הכותרת: AI-Driven Process Analytics for Faster Ramp and Efficient High-Volume Manufacturing.

The challenges before semiconductor fabs are expansive and evolving. As the size of chips shrinks from nanometers to eventually angstroms, the complexity of the manufacturing process increases in response. To combat the complexity and sheer intricacy of semiconductor manufacturing, innovative software solutions are required.

Synopsys Fab.da is a comprehensive process control solution that utilizes artificial intelligence (AI) and machine learning (ML) to allow for faster production ramp and efficient high-volume manufacturing. Fab.da is a part of the Synopsys.da Data Analytics solutions, which brings together data analytics and insights from the entire chip lifecycle. It can analyze many petabytes of data originating from thousands of equipment in semiconductor fabs with zero downtime. Join the webcast to learn more about the Synopsys Fab.da.

Speaker: Vivek Jain, Principal  product manager at Synopsys with a career distinguished by strong leadership and a proven record of contribution to lithography, metrology, and inspection products. He holds four issued patents in technologies that improve semiconductor fab efficiency and has a number of papers in publications. Vivek graduated from the Indian Institute of Technologies with a major in chemical engineering and, since 2019, has been a member of the technical committee of SEMI Advanced Semiconductor Manufacturing Conference (ASMC).

למידע נוסף ורישום:

Process Analytics for Fast and Efficient Manufacturing

וובינר סינופסיס ל-Silicon.da חלק ב' יתקיים ב-16 ביולי 2024

פורסם בתאריך ע"י Techtime

ביום ג', ה-16 ביולי 2024, תקיים חברת סינופסיס (Synopsys) את חלקו השני של הוובינר על פתרון Silicon.da של החברה, שהוא פתרון ה-Silicon Lifecycle Management (SLM) האינטגרטיבי הראשון המיועד להתמודד עם אתגרי ה-post-silicon של רכיבים מתקדמים. ההדרכה המקוונת תתקיים בשעה 20:00 לפי שעון ישראל תחת הכותרת: Maximize Productivity with Deep Insights into PPA Trajectories.

The digital chip design flow carries with it an enormous wealth of untapped information regarding the health and status of your SoC design. The ability to efficiently mine this data provides chip designers with comprehensive visibility and actionable insights to uncover PPA opportunities. This webinar will introduce you to Synopsys Design.da.

We’ll show you how to leverage vast datasets and how the Synopsys Design.da solution performs analysis to identify PPA bottlenecks and the root-cause. The solution automatically classifies design trends, identifies limitations, and provides prescriptive guided root-cause analysis across the entire design flow.

Speaker: Jim Schultz, senior staff product manager for the Synopsys EDA Group. He holds a B.S. in electrical engineering from the University of California, Davis with an emphasis in electromagnetics. His design engineering experience includes physical verification, design planning and design implementation on CPUs, networking and security chips. As a product engineer, he has supported design implementation, design planning and package design at various EDA companies.

למידע נוסף ורישום: Deep Insights into PPA

וובינר סינופסיס המוקדש ל-Silicon.da יתקיים ב-4 ביוני 2024

פורסם בתאריך ע"י Techtime

ביום ג', ה-4 ביוני 2024, תקיים חברת סינופסיס (Synopsys) וובינר ראשון מסוגו אשר יציג את פתרון Silicon.da של החברה, שהוא פתרון ה-Silicon Lifecycle Management (SLM) האינטגרטיבי הראשון המיועד להתמודד עם אתגרי ה-post-silicon של רכיבים מתקדמים. ההדרכה המקוונת תתקיים בשעה 20:00 לפי שעון ישראל ותתקיים תחת הכותרת: The First Integrated SLM Analytics Solution from Design Through Manufacturing.

Today’s advanced node chip designs are faced with many new complexities which require more verification, more validation and more analysis. The result is a new paradigm shift which has led to data overload requiring tools to collect huge amounts of data from design, test and manufacturing (petabytes), analyze the data, and provide actionable insights on that data.

Synopsys’ Silicon.da is the first integrated SLM analytics solution that addresses post-silicon challenges of advanced SoC’s. Silicon.da serves a critical role as part of an overall SLM solution dedicated to improving the health and operational metrics of a silicon device across its complete lifecycle.

Speakers: Anti Tseng (photo below, left), Senior Manager at MediaTek. His current focus is to enable smooth mass production of first advanced process node by exploring next-generation DFT architecture, ATPG & diagnosis flow, and AI-based data analysis. Guy Cortez, principal product manager at Synopsys.

למידע נוסף ורישום:

SLM Analytics Solution from Design Through Manufacturing

וובינר סינופסיס לתכנון מעבדי ASIP יתקיים ב-22 במאי 2024

פורסם בתאריך ע"י Techtime

ביום ד', ה-22 במאי 2024, תקיים חברת סינופסיס (Synopsys) וובינר בנושא תכנון מעבדים למשימות ייעודיות (Application-Specific Instruction-set Processors – ASIPׂ). ההדרכה תתקיים ב-17:00 לפי שעון ישראל ותימשך שעתיים. המעבדים בהדרכה מבוססים על ארכיטקטורת RISC-V וכוללים פקודות ייעודיות שהמפתח מגדיר, כדי להתאים אותם לשימוש ביישומים מיוחדים, כמו למשל מטלות AI. הוובינר ייערך תחת הכותרת ASIP Virtual Seminar 2024, ויספק הדרכה בפיתוח מעבדים באמצעות מערכת Synopsys ASIP Designer.

The revolution in AI triggers an increased awareness for application-specific instruction-set processors (ASIPs). These processors implement a specialized instruction-set architecture (ISA) tailored to the AI application domain, often starting from a baseline such as the RISC-V ISA.

ASIPs can replace traditional fixed-function hardware accelerators, thereby introducing software-programmability in the AI acceleration domain, and thus more flexibility and agility in both the design process and the eventual product.  By maintaining a RISC-V ISA baseline, compatibility with and reuse of existing processor ecosystem elements is facilitated.

This seminar introduces you to the ASIP Designer tool-suite. It features a tutorial and two case studies from AI application domains. The tutorial introduces the typical architectural features needed to accelerate AI algorithms, such as specialization, SIMD, and VLIW, and how ASIP Designer supports them.

The first case study demonstrates a SIMD/VLIW architecture with a RISC-V baseline processor for accelerating activation functions. The second case study shows a RISC-V based ASIP for medium-throughput convolutional neural networks (CNN) with programming support for TensorFlowLite for Microcontrollers (TFLM).

למידע נוסף ורישום: ASIP Virtual Seminar 2024

 

 

וובינר סינופסיס ל-SoC Security יתקיים ב-16 באפריל

פורסם בתאריך ע"י Techtime

ביום ג', ה-16 באפריל 2024, תקיים חברת סינופסיס (Synopsys) וובינר בנושא תכנון רכיבי SoC אמינים ומאובטחים עבור מחשבים עתירי עיבוד (HPC), ויישומי AI ו-IoT. ההדרכה המקוונת בשם Enabling SoC Security and Reliability,  תתמקד בשבבים המיוצרים בתהליך TSMC N5. היא תתקיים בשעה בשעה 18:00 לפי שעון ישראל, ותימשך 60 דקות.

Hardware security is essential for high-performance computing (HPC), AI, and Edge IoT applications when designing SoCs in advanced process nodes. These designs include Gigabits of SRAM and require storing >16Kb of repair information to meet yield requirements. Designers are facing the challenges of creating secure, reliable, and cost-effective SoC designs in a timely manner. If you are considering integrating non-volatile memory (NVM) in your next advanced node SoC design, attend this webinar to learn:

  • How inherent design needs for security, reliability, configurability, and SRAM repair are best addressed by one-time programmable (OTP) NVM
  • The options for OTP in the market and the design considerations when selecting OTP
  • How to achieve your product goals with silicon-proven OTP IP in TSMC N5, designed for security, reliability, and easy integration

למידע נוסף ורישום: Enabling SoC Security and Reliability for HPC, AI & IoT with NVM OTP IP in TSMC N5

וובינר סינופסיס לניתוח ממירי DC/DC יתקיים ב-29 בפברואר

פורסם בתאריך ע"י Techtime

ביום ה', ה-29 בפברואר 2024, תקיים חברת סינופסיס (Synopsys) וובינר בנושא ניתוח משוב מעגלי AC בממירי מתח ממותגים (Fast & Accurate AC Analysis for DC-DC Power Converters). הוובינר יתקיים בשעה 19:00 לפי שעון ישראל ויימשך 60 דקות. ניתוח AC משמש להערכת יציבות משובי הייצוב בספקי כוח ממותגים וברשתות של ספקים ממותגים. מקובל לנתח מרכיבי ייצוב כמו הגבר, מופע (פזה) ועכבת Middlebrook באמצעות תרשימי בודה (Bode) המיוצרות במהלך האנליזה. אולם קשה מאוד לחלץ את המידע הזה בלא להסתמך על קירוב של מודלים ממוצעים (average model approximation).

במהלך הוובינר תוצג דרך משופרת המאפשרת לנתח את הממירים באמצעות תחום התדר (frequency domain AC analysis) ולחלץ מהם במהירות וביעילות רבה את המידע הנחוץ על ההגבר והמופע, במינימום התאמות של הסימולציה ובלא צורך להשתמש במודלים מקורבים ממוצעים. ההדרכה תועבר על-ידי דטסן דייוויד טאראקאן, המשמש מהנדס יישומים של סינופסיס ויועץ טכנולוגי בכיר, בעל נסיון רב בתכנון ופיתוח ממירי DC/DC ממותגים.

למידע נוסף ורישום: AC Analysis for DC-DC Power Converters

וובינר מאוזר ו-Analog Devices ל-Precision Electronics יתקיים ב-27 בפברואר 2024

פורסם בתאריך ע"י Techtime

ביום ג', ה-27 בפברואר 2024 יקיימו חברת מאוזר (Mouser) וחברת אנלוג דיווייסז (Analog Devices) וובינר משותף בנושא Powering Scientific Discovery with Precision Electronics. הוובינר יתקיים בשעה 17:00 לפי שעון ישראל. הדובר המרכזי בארוע יהיה מנהל שיווק לתחום המיכשור המדעי בחברת ADI, דניאל בראונוורת'. מנהח הארוע יהיה מנהל קבוצת התוכן הטכני באזור EMEA בחברת מאוזר, מרק פטריק.

הוובינר יקדש לנושא המעגלים האלקטרוניים המדוייקים לצורך פיתוח וייצור מערכות מדידה מדוייקות לצרכים מדעיים. בין הנושאים: הקשר בין מעגלים אלקטרוניים מדוייקים לבין הביצועים של ציוד המדידה, בעיות נפוצות בשרשרת האות (signal chain) וטכניקות התמודדות עם שעיות בשלמות האות, וכלים ומשאבים לתכנון מערכות אלקטרוניקה מדוייקות.

בנוסף, יוצגו בוובינר מוצרים חדשים של ADI המיועדים לשימוש בפתרונות מדוייקים דוגמת ממירי ה-SAR ADC הדו-ערוציים ממשפחות AD4630-24/AD4632-24 הפועלים ברזולוציה של 24 סיביות ובתפוקה של 2MSPS/500kSPS, מיקרו-בקרים מדוייקים וחסכוניים בהספק ממשפחת ADUCM356 המיועדים לשימוש בחיישנים אלקטרו-מכניים וביולוגיים, ופלטפורמת מדידת הנוזלים המדוייקת, EVAL-CN0503-ARDZ.

למידע נוסף ורישום לוובינר:

Powering Scientific Discovery with Precision Electronics

 

וובינר סינופסיס לאימות תכנונים בעידן ה-AI

פורסם בתאריך ע"י Techtime

ביום ה’, ה-25 בינואר 2024 בשעה 20:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בתחום האצת האימות וניפוי השגיאות בתכנוני שבבים באמצעות טכנולגיות בינה מלאכותית המיושמות במערכת החדשה של החברה, Synopsys Verdi platform. במהלך ההדרכה יוסברו הדרכים לבצע ניפוי שגיאות ואיתור תקלות שורש באמצעות בינה מלאכותית, וכיצד לנצל את כל היתרונות של סביבת הפיתוח המשולבת (IDE).

הדוברים בוובינר:

Robert Ruiz (left), product management director of several verification products at Synopsys. Robert has held various marketing and technical positions for leading functional verification and test automation products at various companies including Synopsys, Novas Software, and Viewlogic Systems. He has more than 30 years of experience in advanced EDA technologies and methodologies and spent several years designing application-specific integrated circuits (ASICs).

Myles Glisson (right), an Applications Engineer, Sr. Staff, at Synopsys is a product and debug applications engineer with nearly 30 years of experience. He works with sales, marketing and R&D to drive the adoption of solutions in customer flows and methodologies.

למידע נוסף ורישום:

Accelerating AI-driven Debug and Verification Management with Next-Gen Verdi Platform

 

וובינר סינופסיס לתקן Chiplet UCIe יתקיים ב-8 בפברואר

פורסם בתאריך ע"י Techtime

ביום ה’, ה-2 בפברואר 2024 בשעה 19:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בתחום האימות וההתמודדות עם תקן הקישוריות בין אריחי סיליקון נפרדים בתוך השבב, Chiplet Interconnect Express – UCIe. הגרסה הראשונה של התקן (v1.0) הוצגה בחודש מרץ 2022 והעידכון הראשון (v1.1) פורסם בחודש יולי 2023. התקן מבטא דרישה גדולה מאוד בשוק לתקן חיבוריות פתוח שיאפשר לחברות לפתח שבבים חזקים יותר וחסכוניים באנרגיה.

העידכון לתקן הוסיף לו יכולת לספק מענה לצרכים מרכזיים: תוספות ייעודיות לתעשיית הרכב, שימוש בפרוטוקולי הזרמת נתונים, התאמת התכנון למארזים מתקדמים והוספת יכולות לביצוע בדיקות הסמכה של התכנון ושל השבב. וובינר Addressing UCIe 1.1 IP and System Level Verification Challenges יתמקד בשיקולי תכנון מרכזיים שיאפשרו לעמוד בדרישות האימות של התכנון, וסקירה של פתרונות סינופסיס המאפשרים לבצע את מטלת התכנון המורכבת של רכיבי UCIe 1.1.

הדוברים בוובינר:

Varun Agrawal (right), Sr Staff Product Manager at Synopsys. Varun has 15 years of experience in IP to System Level Functional Verification with expertise in Simulation, Emulation and Virtualization domain. Prior to Product Management, Varun led R&D projects in Virtualization over Emulation and worked in various development and customer facing roles at multiple design and EDA companies.

Divya Jindal (left) is a Product Engineer for UCIe VIP with 7+ years of experience working on Verification solutions for Memory protocols and UCIe. Divya is working on Synopsys UCIe IP for in-house validation.

למידע נוסף ורישום:

UCIe 1.1 IP and System Level Verification Challenges

וובינר סינופסיס לתכנון קישוריות (DFT) יתקיים ב-28 בנובמבר

פורסם בתאריך ע"י Techtime

ביום ג’, ה-28 בנובמבר 2023 בשעה 20:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בתחום תכנון לבדיקתיות של הקישורים בין המודולים בתוך השבב (Design For Test – DFT). המורכבות הגוברת של מערכות על-גבי שבב (System-on-Chip -SoC) תכנון ובדיקה קפדניים של תזמוני שעון מרובים, מעטות הספק שונות, מודלים שונים של בדיקות ואיתור תקלות ועוד. הוובינר יתקיים במשך 60 דקות ויתמקד בדרך באתגרים אלה וכיצד למצוא להם מענה באמצעות Synopsys TestMAX Advisor.

הדוברים בוובינר:

Ramsay Allen (right),  Senior Product Manager in the Synopsys EDA Group (EDAG). Before joining Synopsys he was the Marketing Manager at Moortec Semiconductor Ltd, who were global leaders for advanced node embedded in-chip monitoring solutions. Moortec were acquired by Synopsys in November 2020 and the well-established monitoring IP now forms part of the foundation of the Synopsys SLM platform.

Tushar Jeevan, R&D Manager in the Hardware Analytics and Test Group at Synopsys. He joined Synopsys in 2015 through the acquisition of Atrenta. He has been working in the EDA industry for the last 9 years focused in the areas of software-driven automation technologies. Tushar has a bachelor’s degree in Electronics and Communication from Delhi College of Engineering.

למידע נוסף ורישום: DFT Connectivity Validation

וובינר סינופסיס לקישוריות מרכזי נתונים יתקיים ב-29 בנובמבר

פורסם בתאריך ע"י Techtime

ביום ד’, ה-29 בנובמבר 2023 בשעה 20:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) את הוובינר השני מתוך סדרה של שלושה וובינרים בתחום הקישוריות המהירה במרכזי נתונים גדולים (hyperscale) חדשים. מרכזי נתונים מהדור החדש צריכים לתמוך בכמויות מידע גדולות מאוד. הדבר דורש העברת מידע ברוחב פס של 400G באמצעות 112G Ethernet, בעוד שהדור הבא מתוכנן לקצבי תעבורה של 224Gbps המיושמים באמצעות מתגי 800G/1.6T. סדרת הוובינרים מוקדשת להבנת הדרישות מהמשדרים וכיצד להתמודד עימן.

 

Part II: Wednesday, November 29, 2023

  • High Order Multiplexers
  • FFE Equalization
  • DSP-DAC Based TX Architectures
  • 1-UI Pulse Generation Circuits

Speaker: 

Noman Hai, Analog Design Manager at Synopsys where he is involved in designing high speed interface IP circuits. His current interests include high speed I/O circuits, design methodology and automation, and mixed-signal circuits. He holds three U.S. patents.

למידע נוסף והרשמה:

CMOS Circuit Techniques for Wireline Transmitters Part II

וובינר סינופסיס לתקנות אבטחת רכב יתקיים ב-12 בדצמבר

פורסם בתאריך ע"י Techtime

ביום ג’, ה-12 בדצמבר 2023 בשעה 20:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בתחום העמידה בדרישות האבטחה של תקן תעשיית הרכב  ISO/SAE 21434, המוגדר גם כ-Road VehiclesCybersecurity Engineering standard. התקנים החדשים מגדירים את רמת האבטחה הנדרשת מרכיבים המשמשים בתעשיית הרכב החכם.

הדרישה הזאת הופכת לגורם מרכזי בתהליך התכנון של שבבים עבור מכוניות מוגדרות תוכנה (Software Defined Vehicle – SDV) שיש בהן רשתות תקשורת פנימיות דוגמת Bluetooth, WiFi, 5G cellular, USB עוד, ועבור מערכות הדורשות עדכוני תוכנה שוטפים (OTA) באמצעות תשתיות תקשורת כמו Bluetooth, WiFi, 5G cellular, USB וכדומה. במהלך הוובינר יוצגו היסודות של תקני ISO/SAE 21434 ויתקיים דיון בשאלה כיצד הדבר משפיע על התכנון והאבטחה של קניין רוחני (IP) בשבבים המיועדים לתעשיית הרכב.

הדוברים בוובינר:

Moderator (right): Amanda Hosey, Editor, SAE Media Group

Fred Roberts (center), Senior Manager, IP CyberSecurity, Synopsys

Bill Mazzara (right), Subcommittee Chair, SAE Vehicle Electrical System Hardware Security Committee

למידע נוסף ורישום:

The Path to ISO/SAE 21434 Cybersecurity Compliance

וובינר סינופסיס לתכנון SoC יתקיים ב-14 בנובמבר

פורסם בתאריך ע"י Techtime

ביום ד’, ה-14 בנובמבר 2023 בשעה 19:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בתחום תכנון SoC אשר יתמקד בהגדרת הדרישות והמגבלות מהמודולים אשר ישולבו בשבב, וביצוע אוטומטיזציה של חלקי ניכרים מהתהליך באמצעות מערכת Synopsys Timing Constraints Manager הפועלת בפורמט Synopsys Design Constraints – SDC, על-מנת להאיץ את תהליך התכנון ולהפחית את מספר הטעויות אשר מאפיינות את השלב הקריטי הזה.

We will demonstrate the approach taken and benefits observed using automated constraints promotion and generation on an early PCIe® Gen 6 design resulting in shorter TAT and improved PPA. Lastly, this webinar will illustrate how designers can ensure constraints correctness is maintained or bettered during the constraints promotion effort.

דוברים:

Ajay Daga (right), an R&D Group Director at Synopsys where he is responsible for Synopsys’ SDC constraints solutions. Prior to Synopsys he founded and led FishTail Design Automation, Inc. for 20 years. FishTail focused on solutions for SDC verification, management and generation and was acquired by Synopsys in 2022.

Mallik Devulapalli, (left), Principal Solutions Engineer at Synopsys. Mallik has over 25 years of experience in the RTL2GDS implementation, with experience in CPU, GPU, DSP, networking SoC and Interface IP class of SoC design. Prior to joining Synopsys he has worked in Fujitsu specializing in Sparc64 CPU design.

למידע נוסף והרשמה:

Automated Constraints Promotion Methodology from IP to SoC Designs