סינופסיס

וובינר סינופסיס לאימות תכנוני 3DIC יתקיים ב-19 במאי 2026

פורסם בתאריך ע"י Techtime

ביום ג' ה-19 במאי 2026 בשעה 19:00 לפי שעון ישראל, חברת סינופסיס (Synopsys) וובינר משותף עם חברת אינטל (Intel) אשר יוקדש לסוגיית הבדיקות הסופיות (Signoff) של שבבים תלת-מימדיים (3DIC) המבוססים על ארכיטקטורה ריבוי אריחים (Disaggregated Designs), הכוללת Chiplets ו/או פיסות סיליקון נפרדות מסוגים שונים. הוובינר יועבר על-ידי מהנדסת בכירה באינטל, ויקטוריה קולסוב (Victoria Kolesov).

במסגרת הוובינר בשם From Construction to Signoff: 3DIC Methodology for Disaggregated Designs, תציג אינטל כיצד התכנונים המפורקים שלה (Disaggregated Designs) בפלטפורמות לקוח ושרת הובילו להתפתחות מתודולוגיות חדשות לבניית מערכות 3D מרובות־שבבים (Multi-Die) וביצוע ה-Signoff שלהן. היא תציג ניסיון מעשי בשימוש בזרימות העבודה המלאות של סינופסיס, כולל: Signoff לניתוח תזמונים סטטי (Static Timing Analysis), ואימות פריסה תלת־ממדית (3D Layout Verification) בתכנוני Interposer פסיביים ו-Interposer אקטיביים.

What you’ll learn:

  • How Intel approaches 3DIC construction for disaggregated designs
  • Key requirements for static timing and layout signoff in 3DIC flows
  • Differences between passive and active interposer signoff considerations
  • How accuracy requirements influence 3D construction methodologies
  • Best practices for achieving correct‑by‑construction 3DIC signoff.

Victoria Kolesov joined Intel in 2001 and has held a variety of responsibilities including RTL development, design completion, and design automation. Her current focus is interconnect implementation and 3D design integration. Victoria obtained her MS in Computer Science from St.Petersburg Technical University, Russia.

למידע נוסף ורישום:

3DIC Methodology for Disaggregated Designs

 

וובינר סינופסיס לבדיקות סופיות יתקיים ב-6 במאי 2026

פורסם בתאריך ע"י Techtime

ביום ד', ה-6 במאי 2026, תקיים חברת סינופסיס (Synopsys) וובינר שיוקדש לבדיקות זמנים והספק אחרונות של השבב לפני היציאה לייצור (Signoff). ההדרכה תתמקד בהבנת בדיקות EMIR Signoff הכוללות Electromigration (EM) ובדיקות נפילת מתח ברשת ההזנה (IR Drop), אשר פוגעות בביצועי השבב ובהופעת בעיות תיפקוד לאחר הייצור.

בהמשך, הדרכה תתאר את המעבר אל הגישה המודרנית של נתיוח דינמי תחת הדמיית עומס, איתור בעיות, טיפול בבעיות והרצה נוספת, עד לקלבת הפתרון המספק (IR-Aware Design Closure). ההדרכה המקוונת תשודר בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות. היא תתקיים תחת הכותרת: RedHawk-SC: From EMIR Signoff to IR-Aware Design Closure.

As power integrity challenges increase with advanced nodes and multi-die architectures, EMIR analysis must evolve beyond traditional signoff. In this Synopsys webinar, we will show how RedHawk-SC is expanding its capabilities not only to enhance EMIR analysis, but also to enable IR-aware Static Timing Analysis (IR-STA) and IR-driven ECO (IR-ECO) flows.

Join us to learn how tighter integration between power integrity and timing analysis, across both single-die and multi-die designs, helps engineers better understand IR-drop impact, accelerate debug, and achieve faster, more reliable design closure.

Featured Speaker: Sojan Philips is the Principal Product Manager for RedHawk-SC at Synopsys with over 10 years of experience in the semiconductor and EDA industry. He specializes in driving product innovation at the intersection of engineering and customer needs, with a strong focus on power integrity and large-scale design analysis.

למידע נוסף ורישום:

RedHawk-SC: From EMIR Signoff to IR-Aware Design Closure

וובינר סינופסיס לתכנוני ASIC עבור יישומי Physical AI יתקיים ב-29 לאפריל

פורסם בתאריך ע"י Techtime

ביום ד', ה-29 באפריל 2026, תקיים חברת סינופסיס (Synopsys) וובינר שיוקדש לתכנון מעבדי ASIC ייעודיים (ASIP) עבור מערכות בינה מלאכותית פיזית (Physical AI). בניגוד למעבדים נוירוניים (NPU) בפלטפורמות ענן, מעבדי Physical AI יכולים להיות מותאמים ליישום ספציפי באמצעות התאמת ארכיטקטורת סט הפקודות (ISA) וארכיטקטורת הזיכרון למודלי הרשת הנדרשים על-ידי היישום. הדבר מאפשר להפחית באופן דרמטי את צריכת ההספק ואת שטח הסיליקון.

הוובינר ידגים את השימוש ב-Synopsys ASIP Designer לחקירה, תכנון ואופטימיזציה של מעבדים בעלי סט פקודות ייעודי. יוצגו בו התכנון של SmarT, שהוא מעבד ASIP עם ארכיטקטורת RISC-V המורחבת, ומאיץ רב-ליבתי מבוסס RISC-V שתוכנן באוניברסיטה הטכנית של מינכן באמצעות באמצעות ASIP Designer. המאיץ עושה שימוש בגישת מחשוב סמוך-לזיכרון (Near-Memory Computing) כדי למזער את צריכת ההספק ורוחב הפס של הזיכרון. השבב הוא בעל 5 ליבות ונחשב ל-tapeout הראשון בהובלת אוניברסיטה בגרמניה המשתמש בטכנולוגיית 7 ננומטר של TSMC.

ההדרכה המקוונת תשודר בשעה 18:00 לפי שעון ישראל ותימשך 60 דקות. היא תתקיים תחת הכותרת: Application-Specific Processors (ASIPs) for Physical AI

Learn about:

  • Synopsys ASIP Designer, the industry-leading tool to explore, design and optimize application specific processors
  • ASIP Design methodologies to address challenges in jointly optimizing the memory architecture and the computational resources for Physical AI architectures
  • Two ASIP designs examples with customize memory architectures for Physical AI applications.

Spekers:

Dr. Falco Munsche, Technical Product Manager for ASIP design tools at Synopsys. Previously he worked for a total of 20 years as Application Engineer and Software Engineer of ASIP design tools for Synopsys and CoWare, and as a Design Consultant for Synopsys. Prof. Hussam Amrouch, Technical University of Munich, Germany. Hussam Amrouch is heading the Chair of AI Processor Design within the Technical University of Munich (TUM). He is the head of Brain-inspired Computing at the Munich Institute of Robotics. Further, he is the head of the Semiconductor Test and Reliability at the University of Stuttgart.

למידע נוסף ורישום:

Application-Specific Processors (ASIPs) for Physical AI

וובינר סינופסיס לארכיטקטורת UALink יתקיים ב-21 באפריל

פורסם בתאריך ע"י Techtime

ביום ג', ה-21 באפריל 2026, תקיים חברת סינופסיס (Synopsys) וובינר שיוקדש להבנת ארכיטקטורת הקישוריות הפתוחה UALink, המשמשת לקישור אלפי המעבדים, הזכרונות והמאיצים המרכיבים אשכולות אימון (Training Cluster) מודרניים. הארכיטקטורה מבוססת על שימוש בממשקי SerDes בקצב 224G, יחידות FLIT קבועות של 64 בתים, פורמטי טרנזקציות דחוסים, אגרגציה יעילה במיוחד של שכבות TL/DLL, והצפנת AES-GCM משולבת דרך UALinkSec.

במסגרת הוובינר יוצג האופן שבו UALink מאפשרת איגום זיכרון (memory pooling) בקנה מידה גדול, הפחתת תקורת התקשורת ותמיכה בשילוב מעבדי GPU בקנה מידה של Pod ושל Rack. ההדרכה המקוונת תשודר בשעה 18:00 לפי שעון ישראל ותימשך 60 דקות. היא תתקיים תחת הכותרת: Understanding UALink Architecture: A Protocol Deep Dive.

נושאים מרכזיים בהדרכה:

  • How UALink implements low latency, memory semantic GPU to GPU communication
  • Internal structure of 64 byte flits, compressed request/response formats, and TL/DLL packing
  • How multi VC flow control, link level retry, and RS FEC ensure deterministic, lossless throughput
  • The role of UALinkSec in enforcing end to end AES GCM encryption and authentication
  • How UALink enables scalable memory pooling and GPU clustering across pods and racks
  • System level design considerations for integrating UALink controllers, PHYs, and switches.

דובר מרכזי:

Diwakar Kumaraswamy, Sr. Staff Technical Product Manager at Synipsys. With over 15 years of experience in Application Engineering and SoC design, Diwakar is now a Technical Product Manager at Synopsys. He drives high-speed interconnect solutions—such as Ethernet, PCIe, and UALink—for next-generation AI infrastructure.

למידע נוסף ורישום:

וובינר סינופסיס לעמידות שבבים בפריקה חשמלית יתקיים ב-9 לפברואר 2026

פורסם בתאריך ע"י Techtime

ביום ב', ה-9 בפברואר 2026, תקיים חברת סינופסיס (Synopsys) וובינר שיוקדש לבדיקות באמצעות סימולציה של עמידות השבב המתוכנן בפני תופעות של פריקת חשמל סטטי (ESD). התופעות האלה יכולות להרוס את השבב או מעגלים מסויימים בתוכו, ולכן חשוב לזהות ולאפיין אותן לפני המעבר לייצור. ההדרכה תתמקד בשימוש ב-Synopsys PathFinder-SC, אשר משמש לסימולציה והערכה של המערכת כולה (Full-Chip ו-Multi-Die), ולא רק של הטרנזיסטור הבודד או התת-מערכת הנפרדת.

ההדרכה המקוונת תשודר בשעה 18:00 לפי שעון ישראל ותימשך 60 דקות. היא תתקיים תחת הכותרת:

Accelerating Static ESD Simulation for Full-Chip and Multi-Die Designs with Synopsys PathFinder-SC.

הסבר מורחב:

PathFinder-SC uses the same extraction and EM calculation engine with Synopsys RedHawk-SC certified by major foundries which can help detect potential silicon failures. Its layout-based debugging and compact modeling extend reliability from die to package to board. Seamlessly integrated into modern verification flows, PathFinder-SC empowers teams to accelerate signoff, mitigate risk, and deliver future-proof designs for HPC, AI/ML, and 5G/6G systems.

Join our PathFinder-SC webinar to see how you can:

  • Perform pre-LVS, cell-based ESD checks early in the flow
  • Handle full-chip and multi-die designs with cloud-native capacity
  • Use a foundry certified solution and layout-based debugging for reliability from die to board
  • Accelerate signoff, reduce risk, and future-proof your designs

דוברים:

Peter Tsai (left) is a Product Manager at Synopsys. He is focusing on ESD and reliability signoff for advanced designs. Prior to Synopsys, Peter held technical and customer-facing roles at Cadence, Siemens EDA, and AUO, developing expertise in analog/mixed-signal design, physical verification, and signoff flows.

Marc Swinnen (center) is a Product Marketing Manager at Synopsys. Before joining Synopsys, Marc worked at Ansys, Cadence, Azuro, and Sequence Design, where he gained experience with a wide array of digital and analog design tools.

John Alwyn, Product Specialist at Synopsys, works closely with R&D and Application Engineering teams. He has contributed to key milestones of development and deployment of PathFinder-SC. With over two decades of experience in custom design and simulation CAD flows, John continues to contribute to AMS simulation workflows at Synopsys.

למידע נוסף ורישום:

Static ESD Simulation for Full-Chip and Multi-Die Designs

גלובלפאונדריז רוכשת את חטיבת מעבדי ARC של סינופסיס

פורסם בתאריך ע"י Techtime

בתמונה למעלה: מנכ"ל גלובלפאונדריז, טים ברין. אתגר ה-AI הפיסי

פחות מחצי שנה מאז השלימה את רכישת חברת MIPS, אשר פיתחה את הקניין הרוחני (IP) של ארכיטקטורת MIPS למעבדי RISC ומאוחר יותר נכנסה לתחום הפיתוח של מעבדי RISC-V, מבצעת חברת GlobalFoundries האמריקאית עסקת מעבדים נוספת: אתמול (ד') היא הודיעה על חתימת הסכם סופי לרכישת חטיבת פתרונות ה-IP למעבדי ARC של חברת סינופסיס (Synopsys). העיסקה כוללת גם את צוותי ההנדסה והעיצוב של החטיבה. עם השלמת העסקה, תמוזג חטיבת ARC וכל עובדיה בחברת MIPS הפועלת כיום במתכונת של חברה עצמאית בבעלות GF.

היעד המרכזי: בינה מלאכותית במכשירים

טכנולוגיות ARC כוללות ליבות CPU וליבות AI המאופיינות בביצועים גבוהים וצריכת הספק נמוכה. גלובלפאונדריז (GF) מסרה שהמהלך נועד להאיץ את מפת הדרכים שלה בתחום ה-AI הפיזי (Physical AI), ולחזק את יכולתן לספק שבבים מותאמים אישית (Custom Silicon). העיסקה כוללת את קווי המוצר ARC-V, ARC-Classic, ARC VPX-DSP ו-ARC NPX NPU, ואת כלי הפיתוח למעבדים המבוססים על ערכת סט פקודות ייעודי ליישום (ASIP). בהם: כלי ASIP Designer ו-ASIP Programmer.

העיסקה תסייע ל-GF לספק פתרונות Physical AI בתחומים דוגמת מחשוב לביש, רובוטיקה, יישומי צריכה מונעי-AI ושבבי AI מתקדמים. מנכ"ל גלובל-פאונדריז, טים ברין, אמר שהמהלך מחזק את מפת הדרכים הטכנולוגית של GF. "הוא ממצב את החברה כספקית פתרונות קצה-לקצה התומכת במכשירים מבוססי-AI. שילוב ה-IP של מעבדי ARC ביחד עם טכנולוגיות MIPS ויכולות הייצור של GF, מקטין ללקוחות את חסמי האימוץ של טכנולוגיות חיוניות לדור הבא של יישומי מחשוב ו-AI".

אחת מ"חמש הגדולות"

גם לאחר העיסקה סינופסיס תמשיך לפתח את פורטפוליו ה-IP שלה לתכנון שבבים, הכולל ספריות לוגיות, זיכרונות משובצים, ממשקי IP, רכיבי אבטחה ותתי-מערכות. נשיא ומנכ"ל סינופסיס, סאסיין גאזי, הסביר ש"העסקה מחזקת את המיקוד של חטיבת ה-IP בתחומים של ממשקי IP ו-IP בסיסי (Foundation IP). רכישת חטיבת ה-IP למעבדי ARC ו-ARC-V כפופה לקבלת האישורים הרגולטוריים הנדרשים, וצפויה להסתיים במחצית השנייה של שנת 2026.

חברת גלובלפאונדריז נחשבת לאחת מחמש קבלניות ייצור השבבים (Foundry) הגדולות בעולם. הרשימה הזו כוללת את TSMC ו-UMC הטאיוואניות, Samsung Foundry הקוריאנית ו-SMIC הסינית. היא מתמקדת בייצור שבבים המבוססים על טכנולוגיות ייחודיות וייעודיות (Feature-rich nodes). אומנם החברה תדווח רק בחודש הבא על תוצאותיה הכספיות לשנת 2025, אולם לפי דו"חות הרבעונים האחרונים, נראה שהן צפויות להסתכם בכ-7.6-7.9 מיליארד דולר.

וובינר סינופסיס לניתוח תופעות פרזיטיות בתכנון שבבים יתקיים ב-15 בינואר 2026

פורסם בתאריך ע"י Techtime

ביום ה', ה-15 בינואר 2026, תקיים חברת סינופסיס (Synopsys) וובינר שיוקדש לניתוח תופעות פרזיטיות כמו התנגדות, השראות וקיבוליות פרזיטיים, בתהליך תכנון פריסת המוליכים (IC Layout) של השבב המצוי בפיתוח. ההדרכה תתמקד בהצגת כלי הניתוח ParagonX של סינופסיס, המבצע ניתוח חכם של תופעות פרזיטיות, כולל סימולציה, דיבוג והצגה ויזואלית של ההפרעות. הכלי החדש נועד לאתר בעיות שורש בפיתוח רכיבים אנלוגיים, רכיבים דיגיטליים, ורכיבי אותות מעורבים.

ההדרכה המקוונת תשודר בשעה 13:00 לפי שעון ישראל ותימשך 120 דקות. היא תתקיים תחת הכותרת: Accelerate IC Layout Parasitic Analysis with ParagonX.

Why You Should Attend:

  • Assess and quantify the effects of layout parasitics early in the design process.
  • Elevate your productivity with rapid iterations that guide layout optimizations.
  • Seamlessly integrate ParagonX into your analog and custom design workflow.
Speakers:
Kopal Kulshreshtha (left), Principal Product Specialist at Synopsys. With close to 20 years of experience in electronic design automation (EDA) and IC design, she has contributed across the entire design and verification spectrum—from IC design and verification to software architecture and development to product strategy and delivery.
Rob Dohanyos (right), Principal Product Specialist at Synopsys. Rob Dohanyos leads the charge on product development and customer innovation for the Diakopto product line and its flagship tool, ParagonX. With nearly 20 years of hands-on experience in the semiconductor industry—working across a vast spectrum of technology nodes, from 0.8um to 2nm—Rob offers a unique, real-user point of view.

למידע נוסף ורישום:

Accelerate IC Layout Parasitic Analysis with ParagonX

וובינר סינופסיס ל-PCIe בתשתיות AI יתקיים ב-18 בנובמבר

פורסם בתאריך ע"י Techtime

ביום ג', ה-18 בנובמבר 2025, תקיים חברת סינופסיס (Synopsys) וובינר שיוקדש לשימוש בארכיטקטורת PCIe מרובת זרמי נתונים (PCIe Multistream Architecture) כדי לספק קישוריות מהירה בקצבים של 64GT/s ו-128GT/s במערכי מחשבים גדולים (HPC) ובתשתיחות בינה מלאכותית (AI). ההדרכה המקוונת תשודר בשעה 19:00 לפי שעון ישראל ותימשך 60 דקות. היא תתקיים תחת הכותרת: How PCIe Multistream Architecture is enabling AI Connectivity at 64 GT/s and 128 GT/s.

רקע מקצועי:

AI and HPC workloads push fabric speeds to deliver higher parallelism and utilization at extreme data rates. To support these higher rates, the controller architecture needs to be completely redefined resulting in the new PCIe controller Multistream architecture where multiple TLP streams to be serialized over the link. This shift from the single-stream model of prior generations impacts how application interfaces and user logic are designed.

In this webinar, we will examine the architectural differences compared to controller’s architecture limited to 32GT/s or less, focusing on how multiple application interfaces are supported, their effect on link utilization, and the mechanisms for maintaining ordering across streams.

We will also analyze the implications for FLIT versus Non-FLIT mode, along with practical considerations for AXI bridge configuration under the new architecture.

Why You Should Attend:

  • Understand Industry Bottlenecks
  • Explore Practical Integration Solutions
  • Gain Design-Level Insights

Speaker: Diwakar Kumaraswamy, Technical Product Manager at Synopsys with over 15 years of experience in SoC design and high-speed interconnects. He specializes in PCIe architecture for AI and HPC, supporting next-generation connectivity solutions for advanced infrastructure.

למידע נוסף ורישום:

How PCIe Multistream Architecture is enabling AI Connectivity at 64 GT/s and 128 GT/s.

האם אינטל הפילה את מניית סינופסיס בכ-35%?

פורסם בתאריך ע"י Techtime

מניית סינופסיס (Synopsys) קרסה אתמול (ד') בכ-35% לאחר פרסום דוחות הרבעון השלישי, וזאת על רקע חולשה חריגה בחטיבת ה-IP, הנחיה שמרנית לרבעון הבא, ופגיעה בעסקאות בסין בעקבות מגבלות יצוא. לכך התווספה בעיה אצל לקוח פאונדרי מרכזי – שלהערכת פרשנים ייתכן כי מדובר באינטל – שהוביל לירידה בביקושים.

סינופסיס פרסמה דוחות מעורבים: ההכנסות עלו ב-14% ל-1.74 מיליארד דולר, אך הרווח הנקי ירד ב-32% ל-229 מיליון דולר (לפי כללי GAAP). ההנהלה הדגישה כי למרות החולשה הנקודתית, שנת 2025 תסתיים כשנת שיא בהכנסות. החטיבה המובילה, Design Automation, הציגה זינוק של 23% להכנסות של 1.31 מיליארד דולר, עם רווחיות תפעולית גבוהה של כ־44.5%, בין היתר בזכות הכללת מוצרי Ansys שנרכשה לאחרונה.

לעומת זאת, חטיבת Design IP, הציגה ירידה של 8% ל-427.6 מיליון דולר, עם מרווח תפעולי מתואם של 20.1% בלבד. בשיחת הוועידה הסביר המנכ"ל ססין גאזי כי החטיבה הושפעה משלושה גורמים: מגבלות היצוא לסין שהאטו פתיחת פרויקטים, חולשה אצל לקוח פאונדרי גדול, והחלטות מיקוד משאבים שלא הניבו את התוצאות המצופות. "ההשפעה של מגבלות היצוא בסין נמשכה הרבה מעבר לשישה שבועות שבהם הן היו בתוקף", אמר, והוסיף כי ה-IP צפוי להישאר תחום מאופק גם ב-2026.

ברבעון הרביעי מנחה סינופסיס להכנסות של 2.23-2.26 מיליארד דולר, ולשנת הכספים כולה היא עדכנה את התחזית להכנסות בטווח של 7.03-7.06 מיליארד דולר.

הפאונדרי המרכזי – כנראה אינטל

אחת מנקודות התורפה הבולטות בדוח הייתה החולשה אצל לקוח פאונדרי מרכזי. המנכ"ל ססין גאזי ציין בשיחת הוועידה כי “במקביל חווינו חולשה אצל אחד הלקוחות הגדולים שלנו בתחום ה-Foundry, מה שהוביל לסטייה מהתחזיות שלנו לחטיבת ה-IP”. בהמשך, בתשובות לשאלות אנליסטים, הוא הוסיף כי מדובר באתגר נקודתי אצל אותו לקוח, וכי החברה בוחנת כיצד להתאים את ההיצע למצב החדש.

האנליסטים בשוק מעריכים כי הלקוח המדובר הוא אינטל, שנמצאת בעיצומו של תהליך שיקום עסקי חטיבת הייצור. ההערכה היא שהאטה בפרויקטים או שינויי מיקוד באסטרטגיית הפאונדרי ציננו את הביקושים ל-IP של סינופסיס. מדובר בהשפעה ממשית: ההכנסות של חטיבת ה-IP ירדו ב־8% ל־427.6 מיליון דולר, והמרווח התפעולי נשחק ל־20.1% בלבד. במילים אחרות, חולשה זו הייתה אחד הגורמים המרכזיים לפגיעה בביצועים – ותרמה במישרין לאכזבת השוק מהתוצאות ומהתחזית קדימה.

Ansys משנה את המשוואה

לצד הקשיים, הרבעון סימן ציון דרך עם סגירת רכישת Ansys. גאזי הציג את המהלך כטרנספורמטיבי: “אנחנו לא רק מובילי EDA, אלא המובילים הגלובליים בפתרונות הנדסיים מהסיליקון ועד המערכות”. שילוב כלי הסימולציה של Ansys נועד להרחיב את סל הפתרונות, בעיקר בתחומי 3DIC ו-Physical AI (רובוטיקה), ולחזק את הקשר עם ענקיות הענן ועם תעשיית הרכב האוטונומי.

סינופסיס דיווחה על ביקוש שיא למערכות האימולציה ZeBu ו-HAPS, ועל הרחבת פרויקטים עם לקוחות AI גלובליים. במקביל היא מתכננת צעדי התייעלות נרחבים, בהם צמצום של כ-10% בכוח האדם עד סוף 2026, תוך שילוב נרחב של GenAI פנימי לשיפור פרודוקטיביות.

וובינר סינופסיס ל-PCIe 5.0 יתקיים ב-2 באוקטובר 2025

פורסם בתאריך ע"י Techtime

ביום ה', ה-2 באוקטובר 2025, תקיים חברת סינופסיס (Synopsys) וובינר בנושא תקן הקישוריות המהיר PCIe 5.0, בהשוואה לתקן הדור הקודם, PCIe 4.0. ההדרכה המקוונת תשודר בשעה 19:00 לפי שעון ישראל ותימשך 60 דקות. היא תתקיים תחת הכותרת: Why Choose PCIe 5.0 for Power, Performance, and Bandwidth at the Edge?

As edge, mobile and automotive applications demand faster data processing, lower latency, and reduced power consumption, PCI Express® 5.0 has emerged as the optimal interconnect standard. Doubling the data rate of PCIe 4.0 while enabling lane reduction, PCIe 5.0 helps SoC designers achieve significant savings in power, area, and beachfront—critical advantages for space- and thermally-constrained environments such as ADAS, AIoT, and 5G edge devices.

In this Synopsys webinar, we will discuss how our high-performance, silicon-proven PCIe 5.0 IP enables scalable systems and energy efficiency across automotive, mobile, and edge use cases.

We will explore:

  • Key benefits of migrating to PCIe 5.0
  • Architectural considerations for integrating PCIe 5.0 in edge SoCs
  • Low-power design techniques, including dynamic power gating
  • Real-world deployment examples and interoperability highlights

Speaker: Gustavo Pimentel, Principal Product Marketing Manager at Synopsys, specializing in PCIe products. With 17 years of experience in embedded software, Gustavo has spent the last 8 years developing Linux device drivers for Synopsys IPs, including PCIe.

 

 

 

למידע נוסף ורישום:

PCIe 5.0 for Power, Performance, and Bandwidth at the Edge

וובינר סינופסיס לסימולציה מואצת GPU יתקיים ב-12 באוגוסט

פורסם בתאריך ע"י Techtime

ביום ג', ה-12 באוגוסט 2025, תקיים חברת סינופסיס (Synopsys) וובינר בנושא סימולציה אטומיסטית (Atomistic Simulations) מואצת GPU עבור תהליכי הייצור בתעשיית השבבים. ההדרכה המקוונת תשודר בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות. היא תתקיים תחת הכותרת: GPU-Accelerated Atomistic Simulations for Semiconductor Manufacturing. סימולציה אטומיסטית היא טכניקת חישוב המייצרת מודלים של התנהגות החומר ברמת האטומים. היא כרוכה בחישובי התנועה והאינטראקציה בין אטומים בודדים, במטרה להבין את תכונות החומר ותופעות בחומר. הטכניקה הזו שימושית במיוחד כאשר לומדים או מפתחים חומרים חדשים או תהליכי ייצור, שקשה מאוד לבדוק אותם באמצעות מדידה ישירה.

נושאים מרכזיים:

  • The role of atomistic simulations in screening, analyzing, and optimizing materials.
  • How GPU acceleration is breaking traditional barriers in density functional theory (DFT) and machine-learned potentials (MLPs).
  • Real-world examples of speedups achieved with Synopsys QuantumATK, enabling simulations of larger systems and more complex materials.
  • The integration of AI and machine learning to enhance simulation accuracy and efficiency.

דוברים:

מימין לשמאל: אנדרס בלום, גבריאל פנאצי, ויידה ארקיסוסקייט
מימין לשמאל: אנדרס בלום, גבריאל פנאצי, ויידה ארקיסוסקייט

Anders Blom, Principal Solutions Engineer, Synopsys. Anders has over 25 years of experience in atomistic materials modeling and quantum transport simulations. He holds a PhD in physics from Lund University and has played a key role in the development of QuantumATK since its early days.

Gabriele Penazzi, Senior Staff Engineer, Synopsys. Gabriele specializes in computational methods for atomistic modeling of electronic structure and charge transport. With a PhD in Electronic Engineering and extensive experience developing QuantumATK, he brings valuable expertise in advanced simulation technologies for materials engineering.

Vaida Arcisauskaite, Staff Engineer, Synopsys. Vaida has over 18 years of experience in atomistic materials modeling. She holds a PhD in Chemistry from the University of Copenhagen and specializes in helping customers apply advanced QuantumATK features such as GPU acceleration and machine-learned techniques to accelerate materials engineering.

למידע נוסף ורישום:

GPU-Accelerated Atomistic Simulations for Semiconductor Manufacturing

וובינר סינופסיס
וובינר סינופסיס

וובינר סינופסיס ל-448G SerDes יתקיים ב-5 באוגוסט 2025

פורסם בתאריך ע"י Techtime

ביום ג', ה-5 באוגוסט 2025, תקיים חברת סינופסיס (Synopsys) וובינר בנושא תקן ה-SerDes המתגבש, 448G, אשר מיועד לספק מענה לצורכי המהירות של תשתיות בינה מלאכותית, ולספק מהירות העברת נתונים של עד 448Gbps. ההדרכה המקוונת תשודר בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות. היא תתקיים תחת הכותרת: 448G: Ready or Not, Here it Comes.

Why You Should Attend:

  • Understand Industry Readiness: Explore the challenges and opportunities in the race to 448G SerDes and assess if the industry is prepared for this leap in high-speed serial interfaces.
  • Learn About Emerging Standards: Gain insights into the latest advancements in standards shaping the future of 448G SerDes technology.
  • Discover Next-Gen Channel Designs: Dive into cutting-edge electro/optical channel designs that will enable high-speed data transmission.
  • Explore Advanced Modulation Schemes: Understand the innovative modulation techniques driving the performance of 448G links.

Speakers:

Priyank Shukla (left), Director of Product Management at Synopsys, leads High-Speed IP deployment in compute SoCs. He is an IEEE802.3 voter, IIT Madras graduate, patent holder, and two-time DesignCon best paper award winner. Kent Lusted is a Distinguished Architect at Synopsys with over 14 years of leadership in Ethernet standards development and 30+ years at Intel, where he earned an Intel Achievement Award for pioneering Gigabit Ethernet controllers.

למידע נוסף ורישום: 448G: Ready or Not, Here it Comes

סימני הפשרה: סין מאשרת את מיזוג סינופסיס-אנסיס, אנבידיה חוזרת למכור בסין

פורסם בתאריך ע"י Techtime

רשות השוק הממשלתית של סין (SAMR) הודיעה אתמול (ב') על מתן אישור מותנה לחברת סינופסיס (Synopsys) האמריקאית לרכישת חברת Ansys, במסגרת עסקה בשווי של כ‑35 מיליארד דולר שנחתמה לפני יותר משנה. האישור מצד הרגולטור הסיני מסיר את המכשול האחרון להשלמת העסקה, וזאת לאחר שהרשויות בארצות הברית, בריטניה והאיחוד האירופי כבר נתנו אור ירוק.

את האישור מצד הרגולטור הסיני לא ניתן לנתק מההקשר הגיאו-פוליטי בין שתי המעצמות. האישור המותנה ניתן לאחר שארצות הברית הקלה בתחילת החודש את הגבלות היצוא על תוכנות לתכנון שבבים, הגבלות שהעמידו בספק את המשך פעילותן של ספקיות כמו סינופסיס וקיידנס בסין.

כאמור, האישור שניתן מותנה במספר דרישות מצד הרשות הסינית לסינופסיס, ובכלל זה שמירה על חוזים קיימים מול לקוחות סיניים, כולל תנאי מחיר ושירות, המשך אספקת מוצרי EDA (תכנון אוטומציה אלקטרונית) לשוק הסיני באופן הוגן וללא הפליה, וכן קיום הסכמי תאימות בין המערכות ושימורם על פי בקשה מצד לקוחות. הרשות הסינית דרשה גם ביצוע מינימלי של פירוקים (divestitures), איסור על חבילה מאולצת של מוצרים, ודגש על תאימות לתוכנות מתחרות כמו קיידנס.

הסיניות מסתערות על ה-H20

הלילה (בין שני לשלישי), עדכנה אנבידיה כי היא הגישה בקשה לקבלת רישיון עבור מכירת מעבדי NVIDIA H20 בסין, וכי בממשל האמריקאי עדכנו כי הרישיון יינתן.

מייסד ומנכ"ל אנבידיה, ג'נסן הואנג, מבקר בימים אלה בסין, וצפוי לנכוח ביריד טכנולוגי חשוב ולקיים מסיבת עיתונאים. זהו הביקור השני השנה של הואנג בסין, ונראה כי הוא ממצב את עצמו כמתווך חשוב בין המדינות וכצינור להעברת מסרים בין המנהיגים.

הואנג גם עדכן את לקוחות החברה כי אנבידיה הגישה בקשות לרישוי על מנת לחזור ולמכור את המעבד הגרפי NVIDIA H20. הממשל האמריקאי עדכן את אנבידיה כי הרישיונות יינתנו, והחברה מקווה להתחיל במשלוחים בקרוב. ברויטרס דווח היום כי ישנו ביקוש עצום בקרב ספקיות הענן וחברות ה-AI הסיניות למעבדי H20 של אנבידיה.

לבסוף, חשף הואנג מעבד גרפי חדש מסדרת NVIDIA RTX PRO העומד באופן מלא בדרישות הרגולציה ו"מתאים במיוחד לבינה מלאכותית של תאומים דיגיטליים עבור מפעלים חכמים ולוגיסטיקה".

וובינר סינופסיס ו-AMD לתכנון 3DIC יתקיים ב-21 במאי 2025

פורסם בתאריך ע"י Techtime

ביום ד' הקרוב, ה-21 במאי 2021 יתקיים וובינר משותף של חברת  סינופסיס (Synopsys) וחברת AMD בנושא תכנון רכיבי 3DIC מתוך זווית קראייה המבהירה את הפרמטריים התכנוניים המשפיעים על תפקוד ויעילות המוצר הסופי. ההדרכה המקוונת תשודר בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות. היא תתקיים תחת הכותרת: 3D Odyssey – Navigating the Depths of 3DIC Feasibility Analysis.

With the rising demand for highly efficient 3DIC design and performance, it’s crucial to understand the IR and thermal landscape of a product as early as possible in the design process. Voltage drop (IR) increases gradually across many metal layers on multiple stacked dies, potentially adding up to serious performance degradation for upper tiers. Meanwhile, even a small pocket of uncontrolled heating can spread over a single die or even cross to neighboring dies. Both effects can result in catastrophic device and interconnect failure, and both will be more difficult to control as 3DIC products grow larger and more complex.

This AMD presentation, which won the Best Technical Paper Award at SNUG Silicon Valley 2025, focuses on 3Dblox v2.0 and its promise to empower 3D Floorplanning with actionable IR and thermal data. AMD’s experiments are driven primarily within the Synopsys 3DIC Compiler platform, though other tools are employed at key stages to support and reinforce their analysis.

Speakers:

Nitin Navale (left), Principal Member of Technical Staff, AMD. Nitin has worked at AMD & Xilinx since 2008 and currently serves as Technical Lead for 3DIC Methodology. He has previously contributed to CAD automation across a wide range of disciplines including STA, EMIR, ESD, SoC floorplanning & construction, IP management, netlisting, and characterization.
Amlendu Shekhar Choubey, Sr. Director, Product Management, Synopsys. Amlendu is the Sr. Director of product management for the 3DIC Compiler platform. He has over 20 years of experience in EDA, semiconductor IP, and advanced packaging, with a strong background in product management, product strategy, and strategic partnerships.

למידע נוסף והרשמה:

Navigating the Depths of 3DIC Feasibility Analysis

וובינר סינופסיס לאתגרי In-Field RAS יתקיים ב-6 במאי 2025

פורסם בתאריך ע"י Techtime

ביום ג', ה-6 במאי 2025, תקיים חברת  סינופסיס (Synopsys) וובינר בנושא תיכנון מארזים חדשים והתמודדות עם אתגרי תכנון רכיבי SoC בעידן שבו תשתיות העיבוד צריכות לעמוד בדרישות אתגרי אמינות, שירות וזמינות (Reliability, Availability and Serviceability- RAS) שאיפיינו בעבר רק מערכות עתירות עיבוד (HPC). ההדרכה המקוונת תשודר בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות. היא תתקיים תחת הכותרת: In-Field RAS Challenges with Chiplets and AI-based Systems.

AI-based components introduce new risks concerning data center availability and automotive functional safety. To address these growing challenges, there has been a significant effort in developing new standards for dependable computing. This webinar will also discuss the latest topics being addressed in recent international standardization efforts related to silicon health across key application domains.

Speakers:

Jyotika Athavale (left), Director of Engineering Architecture at Synopsys, specializing in dependable technologies. With prior roles at Intel and NVIDIA, she has received multiple awards for her contributions to women in tech and leadership in functional safety standards. Additionally, she has authored patents and technical publications, and chairs the IEEE P2851 standards on functional safety interoperability.

Yervant Zorian (rtight), Chief Architect & Fellow at Synopsys, with a distinguished background including roles at AT&T Bell Laboratories and Virage Logic. He holds multiple degrees, including a PhD in Electrical Engineering and an MBA, and currently serves as President of the IEEE Test Technology Technical Council. A prolific inventor with 45 US patents and over 400 published papers, he has received numerous awards, including the IEEE Lifetime Contribution Medal in 2022.

למידע נוסף ורישום:

In-Field RAS Challenges with Chiplets and AI-based Systems

וובינר סינופסיס ל-PCIe 7.0 יתקיים ב-30 באפריל

פורסם בתאריך ע"י Techtime

ביום ד', ה-30 באפריל 2025, תקיים חברת סינופסיס (Synopsys) וובינר בנושא תקן הקישוריות החדש PCIe 7.0 ומדוע החברות צריכות להכיר אותו ולאמץ אותו כבר עכשיו. ההדרכה המקוונת תשודר בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות. היא תתקיים תחת הכותרת: PCIe 7.0? Understanding Why Now is the Time to Transition.

This session will explore the need of transitioning to PCIe 7.0 for chip-to-chip (C2C) connectivity. We will delve into how this transition impacts various use cases, including SSDs, network switches, and SuperNICs, highlighting the doubled data transfer rate of 128 GT/s per lane and its implications.

Gain insights into how PCIe 7.0 can improve SoC architectures by: Addressing challenges such as bifurcation, Providing 16X support in Gen 7 controllers, Discover key enhancements of PCIe 7.0, such as latency, power and error correction optimization, Reduced latency and Improved power efficiency.

Speakers:

Richard Solomon (left), Technical Product Manager, PCI Express Controller IP at Synopsys. Richard has served over 20 years on the PCI-SIG Board of Directors, holds a BSEE from Rice University, and is an active participant in the CXL Consortium with 27 US patents.
Madhumita Sanyal (right), Director Technical Product Management, High Performance Computing IP Solutions at Synopsys. Madhumita holds an M.S. in Electrical Engineering from San Jose State University and has completed the LEAD program at Stanford University.

למידע נוסף ורישום:

PCIe 7.0? Understanding Why Now is the Time to Transition

 

 

סינופסיס מתכננת להעביר ל-AI משימות תכנון שבבים

פורסם בתאריך ע"י Techtime

בתמונה למעלה: מנכ"ל סינופסיס, סאסין גאזי, בכנס SNUG

במהלך כנס המשתמשים SNUG, שהתקיים לפני כשבוע וחצי בעמק הסיליקון, חשפה חברת סינופסיס (Synopsys) את תוכנית AgentEngineer, אשר מיועדת לפתח סדרה של פתרונות תכנון שבבין מבוססי בינה מלאכותית אשר יוכלו לבצע מטלות תכנון ואימות שבבים שיוטלו עליה על-ידי המהנדסים, כולל תכנון כמעט אוטונומי של ערכות שבבים שלמות. מנכ"ל סינופסיס, סאסין גאזי: "הגענו לשלב שבו אנחנו חייבים לאמץ תהליכי עבודה חדשים לתכנון שבבים, שבהם יש לבינה המלאכותית תפקיד מרכזי.

"התעשייה מתמודדת עם לוחות זמנים קצרים מאוד ונדרשת לפתח פתרונות המבוססים על טכנולוגיות מורכבות ומערכות גדולות מאוד, שניתן להתמודד איתן רק באמצעות גישה כוללת מרמת המערכת השלמה ועד המודול הבודד". לדבריו, מוצר הבינה המלאכותית המשמעותי הראשון של החברה, Synopsys.ai Copilot, נמצא בשימוש הלקוחות הגדולים של סינופסיס, ומאיץ את תהליך הפיתוח שלהם בכ-35%-40%.

הוא החל כעוזר המסייע למתכננים להשתמש במערכות ה-EDA של סינופסיס. כעת, גאזי גילה, החברה מתחילה לספק עוזרים נוספים (generative AI copilots) המבצעים מטלות תכנון מעמיקות יותר, דוגמת תכנון ברמת ה-RTL, תכנון בדיקות ועוד. "אנחנו רואים עתיד שבו סוכני הבינה המלאכותית (agentic AI) יבצעו את המטלות בצורה אוטומטית, כאשר המהנדסים יתמקדו בארכיטקטורה הכוללת ובקבלת החלטות תכנון מרכזיות".

הוא הדגיש את שיתוף פעולה עם אנבידיה ועם מיקרוסופט בתהליך הפיתוח של הדור החדש של תוכנות EDA. במהלך כנס GTC של אנבידיה שהתקיים באמצע מרץ, סיפר גאזי שסינופסיס החליטה להתבסס על חומרת אנבידיה, תשתיות הבינה המלאכותית של אנבידיה ועל תוכנות של אנבידיה לצורך פיתוח סוכני הבינה המלאכותית שלה. בין השאר היא תאמץ את פלטפורמת המיקרו שירותים NVIDIA NIM כדי להכפיל את ביצועי Synopsys.ai Copilot. לדבריו, מדובר במהלך בלתי נמנע, הדומה באופיו למעבר שיצרניות הרכב מבצעות ממערכות ADAS בטיחותיות למערכות נהיגה אוטונומית מלאה.

סינופסיס מרחיבה את סל פתרונות האימות-בסיוע-חומרה

פורסם בתאריך ע"י Techtime

ספקית מערכות תכנון השבבים סינופסיס (Synopsys) מרחיבה את סל הפתרונות לאימות תכנון שבבים בסיוע חומרה (Hardware-Assisted-Verification) והכריזה על מערכת HAPS-200 לאב–טיפוס ומערכת ZeBu-200 לאמולציה. הפתרונות מבוססים על AMD Versal Premium VP1902 adaptive SoC, ונבנו על פלטפורמת החומרה החדשה של סינופסיס לאמולציה ואב–טיפוס (EP-Ready) המאפשרת תצורה מחדש גמישה (החלפת תוכנה וקונפיגורציה) בין שימושי אמולציה ואב–טיפוס על פלטפורמת חומרה יחידה. בנוסף, הורחבו היכולות של ZeBu Server 5 כדי לאפשר תמיכה בשבבים בעלי יותר מ-60 מיליארד שערים לוגיים (BG).

המוצרים החדשים מרחיבים את מתודולוגיית "אימות מודולרי בסיוע חומרה" (Modular HAV) המיושם ב-ZeBu Server 5. גישה זו מספקת את הדרישה לנפחי אמולציה גדולים, וחוסכת משאבי עיבוד. הטכנולוגיה ההיברידית של סינופסיס משלבת את השימוש במודל וירטואלי שרץ על שרת מארח המקושר למערכת האימות בסיוע חומרה. ה-Virtualizer של סינופסיס תומך עתה בטכנולוגיית multi-threading, המאיצה את תהליכי הרצת תוכנה חדשה על התקני חומרה.

דרישות מסדר גודל חדש

"התעשייה מתקרבת לרמה של מאות מיליארדי שערים לוגיים בשבב, ומאות מיליוני שורות קוד בפתרונות SoC ו-multi die, אמר מנהל קבוצת מוצרים ושווקים בסינופסיס, ראבי סובראמאניאן. "לכן האימות של תכנונים מתקדמים מציב אתגרים חסרי תקדים". מערכת HAPS-200 היא מהמהירות בתעשייה ומבצעת דיבאג בקצב מהיר פי 4 בהשוואה למערכת HAPS-100. המערכת תומכת בסביבות מעורבות, הכוללות  HAPS-200/100. ניתן להרחיב את השימוש בה מרמת ה-FPGA הבודד ועד למספר מערכות משולבות, עד לקיבולת ל-10.8BG.

הקיבולת של ZeBu-200 הוגדלה לעד 15.4 מיליארד שערים והיא מציעה עתה גם האצה של פי שניים בקצב הריצה בהשוואה לדור הקודם, ZeBu EP2. רוחב הפס של הדיבאג גדל פי 8 והוא מציע עתה יכולת של 200GB Trace-Buffer לכל מודול ווהקצאת משימות משופרת על החומרה. מערכות HAPS-200 ו-ZeBu-200 נבנו על פלטפורמת החומרה EP-Ready של סינופסיס. הפלטפורמה תומכת בכבלים ו-hubs לצורך חיבורים ישירים והרחבות אפשריות. מערכת בניית אבות הטיפוס Synopsys HAPS-200 זמינה כעת. מערכת האמולציה Synopsys ZeBu-200 זמינה כעת לגישה מוקדמת של לקוחות.

מספר חברות כבר אימצו את הפתרונות החדשים, בהם אנבידיה, ARM, AMD ו-SiFive. סגן נשיא לתכנון חומרה באנבידיה, נארנדרה קונדה, אמר: "רמת הביצועים של 50MHz שהשגנו באמצעות HAPS-200 היתה הגורם המרכזי לשיפור יעילות צוותי פיתוח התוכנה שלנו. אנו נערכים להרחבת השימוש ב-HAPS-200". מנכ"ל קבוצת מערכות המחשוב המשובצות ב-AMD, סאליל ראג'ה, אמר: "השילוב של AMD Versal Premium VP1902 adaptive SoC בפלטפורמות ה-EP-Ready של סינופסיס משפר את מדדי הביצועים ומשנה את האופן שבו צוותי ההנדסה יכולים לבצע אימות ואופטימיזציה של תכנוני ASIC ו-SoC".

סגן נשיא להנדסת פתרונות ב- Arm, קיבורק קצ'יצ'יאן, אמר שפלטפורמות ZeBu-200 ו-HASP-200 החדשות, "יסייעו ללקוחות המשותפים שלנו לשלב Arm CSS בתכנונים שלהם, ולעמוד בדרישות המחמירות של תשתיות מרכזי מחשוב ותעשיית הרכב".

Ansys מוכרת לקיסייט את חטיבת PowerArtist

פורסם בתאריך ע"י Techtime

חברת קיסייט (Keysight Technologies) רוכשת את חטיבת PowerArtist של חברת אנסיס (Ansys), אשר מספקת תוכנות RTL לתכנון ואופטימיזציה של שבבים חסכוניים בהספק. היקף העסקה לא נמסר, אולם השלמתה תלויה בקבלת אישורים רגולטוריים ובסגירת עסקת הענק שבה סינופסיס (Synopsys) רוכשת את אנסיס תמורת כ-35 מיליארד דולר. הקשר בין שתי העסקאות אינו מקרי: אנסיס מוכרת את החטיבה הזאת כדי להקל על קבלת אישורים רגולטוריים לעיסקה הגדולה, ולמנוע טענות של מונופול בתחום תוכנות התכנון האלקטרוני.

קיסייט ביצעה את העיסקה במסגרת אסטרטגיה שנועדה להרחיב את פעילותה בתחום תוכנות התכנון וההדמייה האלקטרוניות, כאשר רכישת חטיבת PowerArtist מחזקת את פעילותה בתחום פתרונות התכנון של מערכות דיגיטליות. זהו הנכס השני העובר לידי קיסייט במסגרת ההיערכות למיזוג סינופסיס-אנסיס: בספטמבר 2024 חתמה קיסייט על הסכם מחייב לרכישת קבוצת הפתרונות האופטיים (Optical Solutions Group – OSG) של סינופסיס, המספקת שירותים וכלי פיתוח וסימולציה למידול התפזרות האור בכל סוגי החומרים. הכלים האלה משמשים לפיתוח מערכות אופטיות ואלקטרו-אופטיות. סינופסיס דיווחה שמכירת הקבוצה היא חיונית לצורך קבלת אישורים רגולטוריים לעיסקת אנסיס.

המיזוג הגדול ביותר בתעשיית התוכנות ההנדסיות

כזכור, בינואר 2024 נחתם הסכם המיזוג בין סינופסיס ובין אנסיס. סינופסיס תשלם 19 מיליארד דולר במזומן ואת השאר במניות. החברות ציפו לתהליך ארוך לקבלת אישורים רגולטוריים, והעריכו שהעיסקה תסתיים רק ב-2025. זוהי עסקת המיזוג הגדולה ביותר בתעשיית התוכנות לסימולציה ותכנון אוטומטי של מערכות הנדסיות. בעקבותיה תשנה סינופסיס את פניה מחברה הממוקדת בעיקר בתכנון אלקטרוני (EDA), לספקית של תוכנות הנדסיות וסימולציה בכל תחומי ההנדסה, הפיתוח והמדע. אם כיום המתחרה העיקרית שלה היא קיידנס, לאחר העיסקה היא תתחרה בעיקר מול חברות כמו חברת דאסו סיסטמס הצרפתית.

לאחרונה נראה שהאישורים הרגולטוריים מתחילים להגיע: בשבוע האחרון התקבל אישור של רשויות הבקרה על התחרות בריטניה (CMA) ואישור של האיחוד האירופי ׁׂ(EC). סינופסיס נמצאת בתהליך עבודה אינטנסיבי מול ועדות האישור של משרד המסחר בארה"ב (FTC) ובסין (SAMR), שנכנסו לתהליך בדיקת העיסקה. בשנת 2024 הסתכמו מכירות סינופסיס בכ-6.13 מיליארד דולר, בהשוואה למכירות של כ-5.32 מיליארד דולר ב-2023. היא נסחרת בנסד"ק לפי שווי שוק של כ-76.1 מיליארד דולר. מכירות אנסיס ב-2023 הסתכמו בכ-2.3 מיליארד דולר. היא נסחרת בנסד"ק לפי שווי של כ-29.5 מיליארד דולר.

שיתוף פעולה בין סינופסיס ל-TSMC סולל את הדרך לשבבי AI בעלי טריליון טרנזיסטורים

פורסם בתאריך ע"י Techtime

ענקית תכנון השבבים סינופסיס הכריזה על שיתוף פעולה מתמשך והדוק עם יצרנית השבבים הגדולה בעולם, TSMC, בכדי לספק פתרונות תכנון אלקטרוני (EDA) וקניין אינטלקטואלי (IP) מתקדמים לטכנולוגיות התהליך המתקדמות ביותר של TSMC וכן לטכנולוגיית ה-3DFabric שלה, כדי להאיץ את החדשנות ביישומי AI ובשבבים מרובי פיסות סיליקון.

דרישות כוח המחשוב הבלתי פוסקות עבור יישומי AI מחייבות לפתח טכנולוגיות סמיקונדקטור בכדי לעמוד בקצב הנדרש. סינופסיס ו-TSMC שילבו בין חבילת התכנון האלקטרוני (EDA) המונעת על ידי בינה מלאכותית Synopsys.ai לבין פתרונות מקיפים המאשרים את המעבר לארכיטקטורות מרובות פיסות של סיליקון ב-2.5 וב-3 ממדים, בכדי לשפר ביצועים ותוצאות בסיליקון. סינופסיס ו-TSMC משתפות פעולה באופן הדוק מזה עשרות שנים בכדי לסלול את הדרך לעתיד שבו יהיו תכנונים של שבבי AI עם מיליארד עד טריליון טרנזיסטורים.

"חברת TSMC נרגשת לשתף פעולה עם סינופסיס בכדי לפתח פתרונות תכנון אלקטרוני (EDA) ו-IP חלוציים התפורים עבור דרישות כוח החישוב הקפדניות של תכנוני AI על גבי טכנולוגיות התהליך המתקדמות וטכנולוגיית 3DFabric של TSMC", אמר דן קוצ'פצ'רין, מנהל חטיבת האקוסיסטם והשותפויות ב-TSMC. "התוצאות של שיתוף הפעולה החדש ביותר שלנו ביחס לחבילת התכנון האלקטרוני (EDA) המונעת על ידי AI של סינופסיס וה-IP המוכח בסיליקון של החברה עזרו ללקוחות המשותפים שלנו לשפר באופן ניכר את התפוקה שלהם ולספק רמה טובה מאד של ביצועים, צריכת הספק, חיסכון בשטח עבור תכנונים מתקדמים של שבבי AI".

"במשך עשרות שנים, סינופסיס שיתפה פעולה באופן הדוק עם TSMC וסיפקה פתרונות תכנון אלקטרוני (EDA) ו-IP  למשימות קריטיות בכל הדורות של טכנולוגיות התהליך המתקדמות ביותר של TSMC", אמר סנג'אי באלי, סגן נשיא בכיר לניהול מוצרי EDA בסינופסיס. "שותפות זו היתה בעלת ערך ביכולתה לסייע ללקוחות המשותפים שלנו להאיץ את החדשנות שלהם בעידן ה-AI ולקדם את תכנוני שבבי הסמיקונדקטור של העתיד. ביחד, אנחנו דוחפים את הגבולות של מה שאפשרי ופותחים את הדרך בפני שיפורים פורצי דרך ברמת הביצועים, יעילות ההספק והפרודוקטיביות ההנדסית".

וובינר סינופסיס לאימות זיכרון ב-SoC יתקיים ב-13 בנובמבר 2024

פורסם בתאריך ע"י Techtime

ביום ד', ה-13 בנובמבר 2024, תקיים חברת סינופסיס (Synopsys) וובינר בנושא תיכנון ואימות מודולי זיכרון המשובצים בתוך רכיבי SoC מודרניים. ההדרכה המקוונת תשודר בשעה 18:30 לפי שעון ישראל ותימשך 60 דקות. היא תתקיים תחת הכותרת: Memory Verification in Modern SoCs Using Formal Equivalence Checker.

Traditional methods like SPICE simulation and cell-based formal verification have limitations; SPICE offers circuit-level accuracy but limited coverage, while cell-based methods can't fully represent transistor-level behavior. Synopsys ESP, a custom circuit formal equivalence checker, addresses these challenges with its patented symbolic simulation technology, combining the power of formal methods with event-driven simulation for sequential equivalence checking. This approach dramatically enhances the quality of functional verification and boosts verification productivity.

Join our webinar to explore how Synopsys ESP provides a circuit-aware, easy-to-use solution for memory verification. An overview on ESP is provided along with Intel sharing their success using ESP for Content Addressable Memory (CAM).

Agenda:

  1. ESP Overview (10-15 mins) presented by Almitra Pradhan, Synopsys
  2. Intel usage of ESP for CAM (20-25 mins) presented by Anshuli Pandey, Intel
  3. Summary
  4. Q&A

Speakers:

Anshuli Pandey (left) is Circuit Design Engineering Manager in Central Memory Organization team in Intel. This team is responsible for providing Register File, ROM, Content Addressable Memory compilers for internal products and Foundry Services platform. She is an alumnus of BITS Pilani and has ~19 years of experience in Memory Design.

Almitra Pradhan (right) leads the ESP product development at Synopsys. She has 15 years of experience in EDA specializing in Transistor level EDA tools for custom digital design. She holds a Ph.D. from University of Cincinnati, Ohio in Electrical and Computer Engineering.

למידע נוסף ורישום:

Memory Verification in Modern SoCs Using Formal Equivalence Checker

קיסייט רוכשת את קבוצת הפתרונות האופטיים של סינופסיס

פורסם בתאריך ע"י Techtime

חברת קיסייט (Keysight Technologies) חתמה על הסכם מחייב לרכישת קבוצת הפתרונות האופטיים (Optical Solutions Group – OSG) של חברת סינופסיס (Synopsys) מסאניוויל, קליפורניה. קבוצת OSG מספקת שירותים וכלי פיתוח וסימולציה למידול התפזרות האור בכל סוגי החומרים, המשמשים לפיתוח מערכות אופטיות ואלקטרו-אופטיות. בהם: CODE V לפיתוח מערכות הדמאה וחיישנים, LucidShape לתכנון מערכות תאורת רכב, RSoft לפיתוח פתרונות סיליקון פוטוניקס, ועוד.

היקף העיסקה לא נמסר, אולם סינופסיס דיווחה שמכירת קבוצת האופטיקה היא חיונית לצורך קבלת אישורים רגולטוריים להשלמת עיסקת הענק שבה היא מיועדת לרכוש את חברת אנסיס (Ansys) מפנסילווניה. עסקת אנסיס ממתינה לאישורים רגולטוריים וככל הנראה תסתיים במחצית הראשונה של 2025. היא צפויה להיות עסקת המיזוג הגדולה ביותר בתעשיית התוכנות לסימולציה ותכנון אוטומטי של מערכות הנדסיות: סינופסיס הציעה תמורת אנסיס כ-35 מיליארד דולרים במזומן ובמניות.

העיסקה צפויה לשנות את המיתוג של סינופסיס מחברת EDA בתחום האלקטרוניקה לספקית תוכנות הנדסיות וסימולציה בכל תחומי ההנדסה, הפיתוח והמדע. אם כיום המתחרה העיקרית שלה היא קיידנס, לאחר השלמת העיסקה היא תהיה המתחרה המרכזית של חברת דאסו סיסטמס (Dassault Systemes) הצרפתית. מבחינת קיסייט, העיסקה מספקת כלים להרחבת היצע מערכות הצב"ד שהיא מספקת גם לתחומי האופטיקה והפוטוניקה.

SNUG Israel 2024: תכנון שבבים בעידן הבינה המלאכותית

פורסם בתאריך ע"י Techtime

בתמונה למעלה: SNUG Israel 2024. צילום: יוני רייף

רוב הדיונים בכנס השנתי SNUG Israel של חברת סינופסיס (Synopsys), שהתקיים בשבוע שעבר במלון דניאל בהרצליה, התמקדו בשאלה הבוערת ביותר כיום בתעשייה: עתיד תכנון השבבים בעידן המתפתח במהירות של הבינה המלאכותית.

יו"ר ומייסד חברת סינופסיס, ד"ר ארט דה ג'יאס, נשא את ההרצאה המרכזית בארוע שבמהלכה הוא סקר את השינויים העמוקים המעצבים את תעשיית השבבים. הוא התמקד בהתקדמות הטכנולוגית המהירה של תעשיית השבבים ובאופן שבו הבינה המלאכותית מייצרת הזדמנויות בשווקים ורטיקליים ומגדירה מחדש מושגי יסוד ותהליכים. הוא אמר שיש כיום צורך קריטי בטכנולוגיה בשיתוף פעולה מערכתי, ובמיקוד מוגבר ביעילות אנרגטית.

דה ג'יאס: "אנחנו מצויים בתהליך של האצה ובמעבר ממורכבות הנובעת מגידול בהיקף – למורכבות מערכתית, מה שמביא עמו הזדמנות נהדרת לעצב את עתיד הסיליקון והמערכות המוגדרות בתוכנה. שיתוף הפעולה לרוחב התעשייה הוא זה שהביא אותנו לרגע הזה, והכוח הקולקטיבי הוא זה שימשיך להגדיר מחדש את מה שאפשרי".

סגן נשיא להנדסה ב-Google Cloud, אורי פרנק, נתן את הרצאת הלקוח המרכזית, תחת הכותרת "הכל עניין של AI!". הוא סקר מגמות ב-AI המחוללות תמורה בעולם הטכנולוגיה, והציג את האתגרים וההזדמנויות שמציבה הבינה המלאכותית למערכות טכנולוגיות ולתעשיית השבבים. לדבריו, לבינה המלאכותית יהיה תפקיד מרכזי בתכנון ופיתוח טכנולוגיות הדור הבא.

40 מצגות טכנולוגיות

כנס SNUG Israel 2024, קיצור של Synopsys Users Group, נערך בהשתתפות מאות מהנדסים, מתכנני שבבים ומובילים בתעשייה. הוא כלל כ-40 מצגות טכניות בתחומי יישום ותכנון דיגיטלי, אימות תוכנה וחומרה, תכנון וסימולציה במעגלים אנלוגיים/מעורבים (AMS), אינטגרציה מוצלחת של IP במערכות על שבב (SoCs), בטיחות תפקודית ואימות פורמלי (FuSa), אמולציה ובניית אבות טיפוס מבוססי FPGA, ושבבים חסכוניים באנרגיה.

קבוצת המשתמשים של סינופסיס (SNUG) מאגדת כ-12,000 משתמשים בכלים ובטכנולוגיות של סינופסיס המשתתפים בכנסי SNUG בצפון אמריקה, אירופה, אסיה וישראל. חברת סינופסיס היא מהחברות הגדולות בעולם בתחום התכנון האלקטרוני (EDA), קניין רוחני (IP) לתכנון שבבים וכלים ושירותי בדיקת אבטחה.

מייסד סינופסיס יקבל את הפרס המכובד ביותר בתעשיית השבבים

פורסם בתאריך ע"י Techtime

איגוד תעשיית השבבים (SIA – Semiconductor Industry Association) בארצות הברית הודיע שד"ר ארט דה ג'יאס, יו"ר ומייסד סינופסיס (Synopsys), נבחר לקבל את הפרס המכובד ביותר של האיגוד, פרס רוברט נויס לשנת 2024.

האיגוד מעניק את פרס נויס מדי שנה למנהיג עסקי שהותיר חותם משמעותי בתעשיית השבבים בתחום הטכנולוגיה או המדיניות הציבורית. ד"ר דה ג'יאס יקבל את הפרס בטקס הענקת הפרסים של SIA, שיתקיים ב-21 בנובמבר 2024, בסן חוזה, קליפורניה.

"ארט הוא מנהיג מכובד ומוערך ביותר בתעשיית השבבים, שחלוציותו בתחום האוטומציה של תכנון אלקטרוני (EDA) הביאה לפיתוח כלים המהווים מרכיב מרכזי בתכנון שבבים", אמר ג'ון נויפר, נשיא ומנכ"ל SIA. "במהלך קריירה שנמשכת על פני ארבעה עשורים, ארט תרם תרומה עצומה לתעשייה שלנו וייצג את סדר העדיפויות שלנו באופן רב עוצמה ורב השפעה. אנו נרגשים להעניק לו את פרס רוברט נויס לשנת 2024 על הישגיו יוצאי הדופן".

ד"ר דה ג'יאס החל את הקריירה שלו ב-General Electric בשנת 1982, שם פיתח כלים בסיסיים לתכנון ואימות שבבים. חברת סינופסיס (Synopsys), אותה ייסד בשנת 1986, פיתחה ומסחרה באופן נרחב את טכנולוגיית הסינתזה הלוגית, שהפכה את תכנון השבבים לאוטומטי והפכה את עידן ה-CAD לעידן ה-EDA. ארט שימש כמנכ"ל החברה החל מ-1994 ועד 2024.

במהלך הקריירה שלו, דה ג'יאס זכה במספר פרסים והוקרות, כולל "מנכ"ל השנה" של מגזין Electronic Business (2002) ו-"10 המנהלים המשפיעים ביותר" (2005), מדליית רוברט נויס של IEEE (2007), פרס מפעל חיים "רוח העמק" של Silicon Valley Leadership Group (2007), פרס Phil Kaufman של Electronic System Design Association (2008), פרס המנהיגות המצטיינת של GSA (2009), פרס היכל התהילה של מועצת ההנדסה של עמק הסיליקון (2013), ותואר דוקטור לשם כבוד מאוניברסיטת גלאזגו (2022).

כיום, דה ג'יאס מכהן כיו"ר מועצת המנהלים של סינופסיס, בה הוא ממשיך לפקח על ניהול העסקים של החברה. בנוסף, הוא חבר במועצת המנהלים של Applied Materials ופעיל בקהילה העסקית והמקומית. ארט משמש גם כחבר במועצת המנהלים של Silicon Valley Leadership Group, Global Semiconductor Alliance ו-Electronic System Design Alliance, והוא חבר באקדמיה הלאומית להנדסה של ארה"ב.

בשנת 1999, ייסד דה ג'יאס את קרן Synopsys Outreach, המעודדת למידה מבוססת פרויקטים במדעים ומתמטיקה בעמק הסיליקון, מתוך הכרה בצורך למלא את המחסור בכוח אדם בתחום ההנדסה בתעשיית ההיי טק. במשך למעלה מ-35 שנים, סינופסיס פועלת גם למען קידום המעורבות הקהילתית בשלוחות המרכזיות שלה ברחבי העולם.

דה ג'יאס הוא בעל תואר שני בהנדסת חשמל מהמכון הטכנולוגי הפדרלי השוויצרי בלוזאן, ותואר דוקטור מאוניברסיטת סאות'רן מתודיסט בדאלאס.

"לקבל את פרס נויס לשנת 2024 הוא כבוד עצום עבורי, ואני מרגיש הכרת תודה על הזכות להיות חלק מהרשימה של האנשים שקיבלה הכרה עבור תרומותיהם המתמשכות לתעשייה שלנו, שגדלה באופן אקספוננציאלי", אמר דה ג'יאס. "המעבר ממערכות CAD לטכנולוגיית EDA היה רגע מכריע שאיפשר גידול עצום בפרודוקטיביות של התכנון הדיגיטלי".

ארט הוסיף: "הודות לאימוץ המלא של אינטגרציית multi-die תלת ממדית, טכנולוגיית השבבים עברה משלב הגידול בהיקף לשלב המורכבות המערכתית. אנו מוזנקים לעבר העידן האקספוננציאלי הבא, המונע על ידי כלכלת הביקוש של בינה מלאכותית, ומועצם על ידי תהליכי תכנון המונעים על ידי בינה מלאכותית. אני מתמלא באנרגיה הודות להזדמנות ארוכת הטווח שקיימת כעת והודות לאפשרות להיות חלק מהיצירתיות המשותפת שלנו, שהופכת את הבלתי אפשרי לאפשרי שוב ושוב".

פרס נויס נקרא על שם חלוץ תעשיית השבבים רוברט נ. נויס, מייסד שותף של Fairchild Semiconductor ואינטל.

וובינר סינופסיס לתקשורת אופטית יתקיים ב-15 באוגוסט 2024

פורסם בתאריך ע"י Techtime

ביום ה', ה-15 באוגוסט 2024, תקיים חברת סינופסיס (Synopsys) וובינר בתחום הקישוריות האופטית ברשתות תקשורת ומערכי מיחשוב, אשר נדרשת היום כדי לסייע במתן פתרונות עיבוד מהירים מאוד וחסכוניים בהספק. ההדרכה המקוונת תשודר בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות. היא תתקיים תחת הכותרת: To Retime or Not to Retime? Getting Ready for PCIe and Ethernet over Linear Pluggable Optics.

Attendees will gain insights into advanced co-simulation techniques to enhance design accuracy and performance, strategies for minimizing power consumption without compromising on performance. We will explore retimed and linear-drive interfaces, exploring LPO, NPO and CPO use cases, including silicon-proofpoints with 224G Ethernet and PCIe 7.0/6.x over optics.

Join us for an in-depth discussion to learn how these optical interfaces will unlock even larger, more powerful AI clusters for hyperscale data centers.

Speakers:

The’ Linh Nguyen (left), Executive Director at Synopsys Solutions Group, responsible for optically capable SerDes and UCIe IP development. The’ Linh has 25+ years of experience in development of AMS and PMD IC’s for communications systems using various optical technologies such as SiPho and InP MZM, EAM, DFB and VCSEL lasers. He has also served on technical committees for OFC and BCICTS.

Priyank Shukla, Principal Product Manager for the Synopsys High Speed Serdes IP portfolio. He is a contributing member to 802.3dj task force and a IEEE802.3 voter. Priyank has a US patent on low power RTC design.

למידע נוסף ורישום:

To Retime or Not to Retime? Getting Ready for PCIe and Ethernet over Linear Pluggable Optics

וובינר סינופסיס ל-Manufacturing Test Flows, ב-17 ביולי

פורסם בתאריך ע"י Techtime

ביום ד' ה-17 ביולי 2024 תקיים חברת סינופסיס וובינר בתחום הבדיקות להבטחת איכות ייצור שבבים, במטרה להפחית את מספר הפגמים בקו הייצור (DPPM). הוובינר יתקיים בשעה 20:00 לפי שעון ישראל.

Leveraging functional patterns is crucial for achieving high defect coverage and reducing defective parts per million (DPPM) levels. Synopsys VC Z01X fault simulator offers enhanced fault coverage in manufacturing test flows, complementing ATPG tools like Synopsys TestMAX ATPG. In this presentation we will delve into unique coverage scenarios, such as resets and clocks blocked during ATPG mode. We'll also highlight the benefits of VC Z01X robust support of the SystemVerilog language. Finally, a practical flow discussion will equip viewers with best practices to get started.

Speakers:

Robert Ruiz, Product Management Director at Synopsys, and responsible for strategy and business growth of several verification products at Synopsys. He has more than 30 years of experience in advanced EDA technologies and methodologies and spent several years designing application-specific integrated circuits (ASICs). Robert has a BSEE degree from Stanford University. Kirankumar Karanam, Applications Engineer at Synopsys. He currently oversees various customer deployments of Synopsys FuSa verification solutions worldwide. He also works with Synopsys functional verification offerings such as VCS, Verdi, and more.

למידע נוסף ורישום:

Enhancing Manufacturing Test Flows with Synopsys VC Z01X

וובינר סינופסיס להכנה לייצור יתקיים ב-6 באוגוסט 2024

פורסם בתאריך ע"י Techtime

ביום ג', ה-6 באוגוסט 2024, תקיים חברת סינופסיס (Synopsys) וובינר בתחום הכנת רכיב ה-SoC לייצור באמצעות פתרון Synopsys Fab.da, המנתח את המידע ומייצר אנליטיקה בסיוע בינה מלאכותית משפע הנתונים המתקבלים במהלך הכנת הרכיב לייצור, כדי לשפר את הייצור ולקצר תהליך ההבאה לייצור. ההדרכה המקוונת תשודר בשעה 20:00 לפי שעון ישראל ותתקיים תחת הכותרת: AI-Driven Process Analytics for Faster Ramp and Efficient High-Volume Manufacturing.

The challenges before semiconductor fabs are expansive and evolving. As the size of chips shrinks from nanometers to eventually angstroms, the complexity of the manufacturing process increases in response. To combat the complexity and sheer intricacy of semiconductor manufacturing, innovative software solutions are required.

Synopsys Fab.da is a comprehensive process control solution that utilizes artificial intelligence (AI) and machine learning (ML) to allow for faster production ramp and efficient high-volume manufacturing. Fab.da is a part of the Synopsys.da Data Analytics solutions, which brings together data analytics and insights from the entire chip lifecycle. It can analyze many petabytes of data originating from thousands of equipment in semiconductor fabs with zero downtime. Join the webcast to learn more about the Synopsys Fab.da.

Speaker: Vivek Jain, Principal  product manager at Synopsys with a career distinguished by strong leadership and a proven record of contribution to lithography, metrology, and inspection products. He holds four issued patents in technologies that improve semiconductor fab efficiency and has a number of papers in publications. Vivek graduated from the Indian Institute of Technologies with a major in chemical engineering and, since 2019, has been a member of the technical committee of SEMI Advanced Semiconductor Manufacturing Conference (ASMC).

למידע נוסף ורישום:

Process Analytics for Fast and Efficient Manufacturing

וובינר סינופסיס ל-Silicon.da חלק ב' יתקיים ב-16 ביולי 2024

פורסם בתאריך ע"י Techtime

ביום ג', ה-16 ביולי 2024, תקיים חברת סינופסיס (Synopsys) את חלקו השני של הוובינר על פתרון Silicon.da של החברה, שהוא פתרון ה-Silicon Lifecycle Management (SLM) האינטגרטיבי הראשון המיועד להתמודד עם אתגרי ה-post-silicon של רכיבים מתקדמים. ההדרכה המקוונת תתקיים בשעה 20:00 לפי שעון ישראל תחת הכותרת: Maximize Productivity with Deep Insights into PPA Trajectories.

The digital chip design flow carries with it an enormous wealth of untapped information regarding the health and status of your SoC design. The ability to efficiently mine this data provides chip designers with comprehensive visibility and actionable insights to uncover PPA opportunities. This webinar will introduce you to Synopsys Design.da.

We’ll show you how to leverage vast datasets and how the Synopsys Design.da solution performs analysis to identify PPA bottlenecks and the root-cause. The solution automatically classifies design trends, identifies limitations, and provides prescriptive guided root-cause analysis across the entire design flow.

Speaker: Jim Schultz, senior staff product manager for the Synopsys EDA Group. He holds a B.S. in electrical engineering from the University of California, Davis with an emphasis in electromagnetics. His design engineering experience includes physical verification, design planning and design implementation on CPUs, networking and security chips. As a product engineer, he has supported design implementation, design planning and package design at various EDA companies.

למידע נוסף ורישום: Deep Insights into PPA

וובינר סינופסיס המוקדש ל-Silicon.da יתקיים ב-4 ביוני 2024

פורסם בתאריך ע"י Techtime

ביום ג', ה-4 ביוני 2024, תקיים חברת סינופסיס (Synopsys) וובינר ראשון מסוגו אשר יציג את פתרון Silicon.da של החברה, שהוא פתרון ה-Silicon Lifecycle Management (SLM) האינטגרטיבי הראשון המיועד להתמודד עם אתגרי ה-post-silicon של רכיבים מתקדמים. ההדרכה המקוונת תתקיים בשעה 20:00 לפי שעון ישראל ותתקיים תחת הכותרת: The First Integrated SLM Analytics Solution from Design Through Manufacturing.

Today’s advanced node chip designs are faced with many new complexities which require more verification, more validation and more analysis. The result is a new paradigm shift which has led to data overload requiring tools to collect huge amounts of data from design, test and manufacturing (petabytes), analyze the data, and provide actionable insights on that data.

Synopsys’ Silicon.da is the first integrated SLM analytics solution that addresses post-silicon challenges of advanced SoC’s. Silicon.da serves a critical role as part of an overall SLM solution dedicated to improving the health and operational metrics of a silicon device across its complete lifecycle.

Speakers: Anti Tseng (photo below, left), Senior Manager at MediaTek. His current focus is to enable smooth mass production of first advanced process node by exploring next-generation DFT architecture, ATPG & diagnosis flow, and AI-based data analysis. Guy Cortez, principal product manager at Synopsys.

למידע נוסף ורישום:

SLM Analytics Solution from Design Through Manufacturing

וובינר סינופסיס לתכנון מעבדי ASIP יתקיים ב-22 במאי 2024

פורסם בתאריך ע"י Techtime

ביום ד', ה-22 במאי 2024, תקיים חברת סינופסיס (Synopsys) וובינר בנושא תכנון מעבדים למשימות ייעודיות (Application-Specific Instruction-set Processors – ASIPׂ). ההדרכה תתקיים ב-17:00 לפי שעון ישראל ותימשך שעתיים. המעבדים בהדרכה מבוססים על ארכיטקטורת RISC-V וכוללים פקודות ייעודיות שהמפתח מגדיר, כדי להתאים אותם לשימוש ביישומים מיוחדים, כמו למשל מטלות AI. הוובינר ייערך תחת הכותרת ASIP Virtual Seminar 2024, ויספק הדרכה בפיתוח מעבדים באמצעות מערכת Synopsys ASIP Designer.

The revolution in AI triggers an increased awareness for application-specific instruction-set processors (ASIPs). These processors implement a specialized instruction-set architecture (ISA) tailored to the AI application domain, often starting from a baseline such as the RISC-V ISA.

ASIPs can replace traditional fixed-function hardware accelerators, thereby introducing software-programmability in the AI acceleration domain, and thus more flexibility and agility in both the design process and the eventual product.  By maintaining a RISC-V ISA baseline, compatibility with and reuse of existing processor ecosystem elements is facilitated.

This seminar introduces you to the ASIP Designer tool-suite. It features a tutorial and two case studies from AI application domains. The tutorial introduces the typical architectural features needed to accelerate AI algorithms, such as specialization, SIMD, and VLIW, and how ASIP Designer supports them.

The first case study demonstrates a SIMD/VLIW architecture with a RISC-V baseline processor for accelerating activation functions. The second case study shows a RISC-V based ASIP for medium-throughput convolutional neural networks (CNN) with programming support for TensorFlowLite for Microcontrollers (TFLM).

למידע נוסף ורישום: ASIP Virtual Seminar 2024