סינופסיס

סינופסיס ומיקרוסופט מספקות פתרון AI לתכנון שבבים בענן

פורסם בתאריך ע"י Techtime

בתמונה למעלה: שנקר קרישנמורטי, מנהל קבוצת ה-EDA בחברת סינופסיס

חברת סינופסיס (Synopsys) הכריזה על פתרון Synopsys.ai Copilot המיועד להאיץ את תכנון השבבים באמצעות שימשוש בבינה מלאכותית יוצרת (GenAI). היכולת החדשה היא תוצר של שיתוף פעולה אסטרטגי עם חברת מיקרוסופט שמטרתו לשלב את שירות Azure OpenAI של מיקרוסופט אשר כולל תשתית GenAI בענן, ולהתאים אותו לתהליך תכנון של שבבים, הנחשב לאחד מהאתגרים ההנדסיים המורכבים ביותר הקיימים היום.

שירות Azure OpenAI מספק ללקוחות גישה אל  מודלי Large Language Models – LLM, באמצעות הענן Azure. שתי החברות שיתפו פעולה בפיתוח Synopsys.ai Copilot באמצעות שילוב יכולות הבינה המלאכותית היוצרת של Azure OpenAI Service עם כלי תכנון השבבים וה-IP של סינופסיס. ההכרזה הזאת היא המשך לאסטרטגיית התכנון בענן שאותה חשפה סינופסיס בשנת 2022, כאשר הציגה את פתרון SaaS EDA הראשון בשוק המונע על-ידי Microsoft Azure.

"תעשיית הסמיקונדקטור נמצאת במירוץ לפיתוח כוח חישוב מהיר ויעיל", אמר שנקר קרישנמורטי, מנהל קבוצת Electronic Design Automation-EDA בחברת סינופסיס. "במקביל, אנחנו צפויים למחסור של 30%-15% בכוח עבודה של מהנדסי תכנון שבבים עד שנת 2030. "תכנון המונע על-ידי AI יכול לעזור לטפל באתגרים אלה".

בינה מלאכותית גמישה

פתרון Synopsys.ai Copilot עובד לצד מתכננים המשתמשים בכלי סינופסיס מדי יום, ומספק בינה מלאכותית שיחתית בשפה טבעית, לרוחב צוות התכנון. מדובר בפתרון הראשון מבין קו מוצרים בעלי יכולות בינה מלאכותית יוצרת שתספק סינופסיס. הוא מיועד ללמוד כישורים חדשים ולצמוח ביחד עם צורכי הצוות התכנון, ומסייע בכל שלבי התכנון, החל מחקירת ארכיטקטורת המערכת, דרך התכנון ועד לייצור. הפתרון ניתן לפריסה באתר החברה או בסביבת מחשוב ענן והוא משלב את תשתית המחשוב עתירת הביצועים ועם הזמינות של Microsoft Azure. שיתוף הפעולה מבוסס על מיקוד משותף בבניית מערכות AI אחראיות, בטוחות וראויות לאמון. פתרון Synopsys.ai Copilot זמין כעת ללקוחות ראשונים.

למידע נוסף: Synopsys.ai

וובינר סינופסיס לתכנון קישוריות (DFT) יתקיים ב-28 בנובמבר

פורסם בתאריך ע"י Techtime

ביום ג’, ה-28 בנובמבר 2023 בשעה 20:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בתחום תכנון לבדיקתיות של הקישורים בין המודולים בתוך השבב (Design For Test – DFT). המורכבות הגוברת של מערכות על-גבי שבב (System-on-Chip -SoC) תכנון ובדיקה קפדניים של תזמוני שעון מרובים, מעטות הספק שונות, מודלים שונים של בדיקות ואיתור תקלות ועוד. הוובינר יתקיים במשך 60 דקות ויתמקד בדרך באתגרים אלה וכיצד למצוא להם מענה באמצעות Synopsys TestMAX Advisor.

הדוברים בוובינר:

Ramsay Allen (right),  Senior Product Manager in the Synopsys EDA Group (EDAG). Before joining Synopsys he was the Marketing Manager at Moortec Semiconductor Ltd, who were global leaders for advanced node embedded in-chip monitoring solutions. Moortec were acquired by Synopsys in November 2020 and the well-established monitoring IP now forms part of the foundation of the Synopsys SLM platform.

Tushar Jeevan, R&D Manager in the Hardware Analytics and Test Group at Synopsys. He joined Synopsys in 2015 through the acquisition of Atrenta. He has been working in the EDA industry for the last 9 years focused in the areas of software-driven automation technologies. Tushar has a bachelor’s degree in Electronics and Communication from Delhi College of Engineering.

למידע נוסף ורישום: DFT Connectivity Validation

וובינר סינופסיס לקישוריות מרכזי נתונים יתקיים ב-29 בנובמבר

פורסם בתאריך ע"י Techtime

ביום ד’, ה-29 בנובמבר 2023 בשעה 20:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) את הוובינר השני מתוך סדרה של שלושה וובינרים בתחום הקישוריות המהירה במרכזי נתונים גדולים (hyperscale) חדשים. מרכזי נתונים מהדור החדש צריכים לתמוך בכמויות מידע גדולות מאוד. הדבר דורש העברת מידע ברוחב פס של 400G באמצעות 112G Ethernet, בעוד שהדור הבא מתוכנן לקצבי תעבורה של 224Gbps המיושמים באמצעות מתגי 800G/1.6T. סדרת הוובינרים מוקדשת להבנת הדרישות מהמשדרים וכיצד להתמודד עימן.

 

Part II: Wednesday, November 29, 2023

  • High Order Multiplexers
  • FFE Equalization
  • DSP-DAC Based TX Architectures
  • 1-UI Pulse Generation Circuits

Speaker: 

Noman Hai, Analog Design Manager at Synopsys where he is involved in designing high speed interface IP circuits. His current interests include high speed I/O circuits, design methodology and automation, and mixed-signal circuits. He holds three U.S. patents.

למידע נוסף והרשמה:

CMOS Circuit Techniques for Wireline Transmitters Part II

וובינר סינופסיס לתקנות אבטחת רכב יתקיים ב-12 בדצמבר

פורסם בתאריך ע"י Techtime

ביום ג’, ה-12 בדצמבר 2023 בשעה 20:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בתחום העמידה בדרישות האבטחה של תקן תעשיית הרכב  ISO/SAE 21434, המוגדר גם כ-Road VehiclesCybersecurity Engineering standard. התקנים החדשים מגדירים את רמת האבטחה הנדרשת מרכיבים המשמשים בתעשיית הרכב החכם.

הדרישה הזאת הופכת לגורם מרכזי בתהליך התכנון של שבבים עבור מכוניות מוגדרות תוכנה (Software Defined Vehicle – SDV) שיש בהן רשתות תקשורת פנימיות דוגמת Bluetooth, WiFi, 5G cellular, USB עוד, ועבור מערכות הדורשות עדכוני תוכנה שוטפים (OTA) באמצעות תשתיות תקשורת כמו Bluetooth, WiFi, 5G cellular, USB וכדומה. במהלך הוובינר יוצגו היסודות של תקני ISO/SAE 21434 ויתקיים דיון בשאלה כיצד הדבר משפיע על התכנון והאבטחה של קניין רוחני (IP) בשבבים המיועדים לתעשיית הרכב.

הדוברים בוובינר:

Moderator (right): Amanda Hosey, Editor, SAE Media Group

Fred Roberts (center), Senior Manager, IP CyberSecurity, Synopsys

Bill Mazzara (right), Subcommittee Chair, SAE Vehicle Electrical System Hardware Security Committee

למידע נוסף ורישום:

The Path to ISO/SAE 21434 Cybersecurity Compliance

סינופסיס הצטרפה לתוכנית Arm Total Design

פורסם בתאריך ע"י Techtime

חברת סינופסיס הודיעה על הצטרפותה לתוכנית שיתוף הפעולה Arm Total Design, כדי לספק מודולי קניין רוחני (IP) ושירותי תכנון בעזרת חבילת EDA Synopsys.ai עבור לקוחות המפתחים שבבים המבוססים על פלטפורמת העיבוד Arm Neoverse, אשר מיועדת למטלות עתירות עיבוד ובנויה ממלים באורך של 64 סיביות. ההסכם בין שתי החברות מספק ל-Arm גישה למוצרי ה-IP של סינופסיס עבור בדיקות תאימות הדדית וניתוח ביצועים בשלבי התכנון וכן תאימות הדדית בין מערכות הדגמה של הסיליקון לבין כל המעבדים ותתי–המערכות של חברת Arm.

תוכנית Arm Total Design היא מערך שיתוף פעולה ואספקת פתרונות שבה משתתפים השתופים העסקיים של Arm אשר נועדה לקדם את השימוש בפלטפורמת Neoverse באמצעות אספקת מודולים ברמת בשלות גבוהה מאשר מקובל היום כאשר רוכשים IP לצורך תכנון שבבים. הרעיון קיבל את השם Neoverse Compute Subsystems – CSS. במסגרת הזאת הלקוחות מקבלים קניין רוחני במתכונת נוחה וקלה יותר לשימוש, כמו למשל תכנונים הכוללים כבר מספר מודולים שונים שעברו אימות בדרגות שונות, ומותאמים לצרכים שונים בדטה סנטר.

הדבר דומה במידה רבה לרעיון של תכנוני ייחוס שאותו מספקים יצרני רכיבים. אחד מיעדי שיתוף הפעולה בין שתי החברות הוא התאמת התכנונים לתהליכי ייצור מתקדמים, כולל שבבים שייוצרו בטכנולוגיות תהליך הממוזערות ביותר, כמו למשל 2 ננומטר. מנהל קבוצת ה-EDA של סינופסיס, שנקר קרישנמורטי, אמר ששיתוף הפעולה עם Arm, "מרחיב את גבולות הביצועים ויעילות ההספק עבור תכנוני multi-die (שבבים מרובי אריחים) בטכנולוגיות תהליך מתקדמות".

סינופסיס מציעה IP של מעבדי RISC-V

במקביל להעמקת שיתוף הפעולה עם Arm, מחזקת סינופסיס את חטיבת קניין הרוחני שלה עצמה, ומוסיפה אופציה חדשה של מעבדים מבוססי הארכיטקטורה הפתוחה RISC-V. החברה הודיעה שהיא מוסיפה אפשרות חדשהל משפחת מעבדי ARC שהיא מספקת, הכוללת את מעבדי ARC-V, אשר מבוססים על ארכיטקטורת RISC-V. המעבדים החדשים בנויים בתצורה של 32 סיביות ו-64 סיביות. אחד משוק היעד המרכזיים של המעבדים החדשים הוא שוק הרכב. מנהל תחום המיקרו-בקרים לתעשיית הרכב בחברת אינפיניאון, תומאב בוהם, אמר שהצורך בסביבת תמיכה יציבה ואמינה, דוחף א תעשיית הרכב לאמץ את ארכיטקטורת RISC-V. "באמצעות IP של מעבדי RISC-V קלים להסמכה רגולטורית, סינופסיס תומכת בתעשיית הרכב".

וובינר סינופסיס לאימות RISC-V יתקיים ב-21 בספטמבר

פורסם בתאריך ע"י Techtime

ביום ה’, ה-21 בספטמבר 2023 בשעה 20:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בתחום האימות של תכנוני RISC-V ובמיוחד של תכנונים הכוללים הרכבות של הארכיטקטורה (RISC-V ISA extensions). היכולת להוסיף ולהתאים פקודות ואלמנטים נוספים לארכיטקטורת של RISC-V מייצר אתגרים מורכבים בתחום האימות והבדיקה של שבבים המבוססים עליה. במסגרת ההדרכה יוצג פתרון מבוסס RISCV-DV ויוסבר כיצד לייצר סדרת פקודות בדיקה לביצוע האימות. הן יודגמו באמצעות הרצתן על-גבי מעבד Bluespec באמצעות הסימולטור Synopsys VCS, והשוואתן לתוצאות Spike ISS.

למידע נוסף ורישום: Bluespec RISC-V Processor Verification

This presentation will showcase:

  • A reference methodology for verifying a Bluespec RV32IMC MCU-X processor core based on RISCV-DV.
  • How designers can leverage Synopsys VCS simulation and Synopsys Verdi® for debug and relevant advanced coverage methodology, to help speed verification signoff.
  • The combination of RISCV-DV and Synopsys tools provides a powerful and flexible solution for RISC-V verification and highest coverage.
  • Demo on the RISC-V verification solution on the Synopsys Cloud platform.

הדוברים בוובינר:

מימין לשמאל: בראבה קרישנהסוואמי וביפול טלוקדאר
מימין לשמאל: בראבה קרישנהסוואמי וביפול טלוקדאר

Bipul Talukdar is Senior Director of Applications Engineering for Bluespec Inc. He is an expert in hardware functional verification with a specialty in verification IP (VIP) development, formal property verification, and hardware emulation. He leads Application Engineering and Support for Bluespec.

Prabha Krishnaswami is an Application Engineer at Synopsys, focusing on VCS and Verdi products. She also collaborates with the global RISC-V customers to showcase the Synopsys RISC-V solution.

למידע נוסף ורישום: Bluespec RISC-V Processor Verification

 

וובינר סינופסיס לאימוץ קישוריות 100G/200G במרכזי נתונים

פורסם בתאריך ע"י Techtime

ביום ג’, ה-19 בספטמבר 2023 בשעה 20:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בתחום ממשקים אלקטרו-אופטיים במהירויות של 100G/200G כאמצעי לבניית מרכזי נתונים חסכוניים באנרגיה. תשתיות תקשורת מבוססות כבלי נחושת לא מצליחים לעמוד בדרישה הגוברת למהירות העברת נתונים ולזמני השהייה קצרים. כתוצאה מכך נכנסים ממשקים אופטיים אל תוך מרכזי הנתונים ומחליפים בהדרגה את ממשקי הנחושת האיטיים וזוללי האנרגיה.

השימוש בערוצי 100G/200G SerDes טלקטרו-אופטיים מאפשר לפתח ארכיטקטורות חדשות וגמישות של מרכזי נתונים מהירים וחסכוניים באנרגיה. במהלך הוובינר שיימשך 60 דקות, תינתן סקירה על המגמות בתחום התכנון האופטי, התפתחות ממשקי SerDes מהירים ותודגם החשיבות של ביצוע סימולציות של נקודות המפגש בין אופטיקה ואלקטרוניקה.

הדוברים בוובינר:

מימין לשמאל: סטיבן אלסטון, קייבן ג'אבאדי וג'יגש פאטל
מימין לשמאל: סטיבן אלסטון, קייבן ג'אבאדי וג'יגש פאטל

Jigesh Patel is Sr. Technical Marketing Manager for photonic design automation tools at Synopsys. Jigesh has 20+ years of experience in fiber optics and communication systems. Keivan Javadi Khasraghi is a Staff Technical Marketing manager for Synopsys High-Speed Serdes PHY and  D2D IP portfolio. Keivan has over 8 years of experience in the application of mixed-signal IC and electro-optical components for data centers and SOCs. Steven Alleston is a Senior Director for Business Development at OpenLight Photonics who have developed an open silicon photonics platform with integrated lasers and other active components to address the needs of multiple applications including Datacom, High Performance Compute and LIDAR.

למידע נוסף ורישום: 100G/200G Electro-Optical Interfaces

וובינר סינופסיס בנושא תיקוני תכנון (ECO) יתקיים ב-26 ביולי

פורסם בתאריך ע"י Techtime

ביום ד’, ה-26 ביולי 2023 בשעה 20:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בנושא מתודולוגיית ביצוע תיקונים של הרגע האחרון בתכנוני מעבדים (RTL engineering change order – ECO), אשר תודגם על-גבי מעבדי RISC-V בעלי עוצמת עיבוד גדולה. מתודולוגיית ECO מאפשרת לבצע תיקונים מקומיים של הרגע האחרון בלא צורך לחזור על כל תהליכי האימות של התכנון השלם. במסגרת ההדגמה יוצגו היכולות של מערכת Formality ECO של חברת סינופסיס.

Synopsys Formality ECO offers an efficient and accurate solution for RTL ECO by automating the comprehensive ECO flow, analysing differences between original RTL and ECO RTL, generating patches, and validating changes. Formality ECO also supports aggressive RTL optimization techniques, including retiming and auto ungrouping, while providing advanced analysis and debug features to streamline the ECO process. In this presentation, we will explore the advantages of Synopsys Formality ECO on the overall ECO cycle including enhanced patching and faster verification runtime leading to improved TAT.

Speakers:

Vivek Upadhyaya (right), Technical Director at SiFive in Physical Implementation Group. His previous roles encompassed notable companies such as Broadcom, Cadence, Intel, and STMicroelectronics, focusing on RTL-to-GDSII implementation. He is graduate from CCS University Meerut, UP.

Rupali Kale Gaikwad, Staff Engineer at Synopsys. Over a span of 12 years, she has worked on various advanced node ASIC designs of different sectors including automotive, networking, modem, healthcare, high speed CPU implementation. In Synopsys she is responsible for Ecosystem customer success for complete RTL2GDS solution.

למידע נוסף ורישום:

Implementing Logical ECOs with Synopsys Formality ECO on High Performance RISC-V Cores

וובינר סינופסיס לבדיקת תכנונים יתקיים ב-23 באוגוסט

פורסם בתאריך ע"י Techtime

ביום ד’, ה-23 באוגוסט 2023 בשעה 20:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בתחום תכנון מערך הבדיקות לצורך בדיקת איכות התכנון של שבבים Optimize test Quality of Results – QoR). התהליך המקובל היום בתעשייה מבוסס על ניסויים רבים ובדיקות חוטזרות, וסובל מיעילות נמוכה ומאי-ודאות גדולה. אלא שבעידן שבו השבבים נעשים גדולים מאוד ומורכבים מאוד, המהנדסים כבר לא יכולים לסמוך על המתודולוגיות הקיימות. במהלך הוובינר יוצגו התפישה והיתרונות של מערכת Synopsys TSO.ai החדשה (Test Space Optimization AI) המאפשרת לקצר דרמטית ולייעל את התהליך.

מנחה הוובינר:

Rahul Singhal, a Product Manager for Synopsys TestMAX DFT, Synopsys TestMAX ATPG and Test-AI products at Synopsys. His focus is on industry requirements and solutions in the areas of test compression, test streaming solutions and ATPG. He has co-authored multiple tutorials, papers, posters on test in leading IEEE conferences. Rahul received his MS in Electrical Engineering from Portland State University and BS in Electrical Engineering from Purdue University.

למידע נוסף ורישום:

Optimize Test QoR & TTM with AI-Driven Technology

וובינר סינופסיס לאימות תכנונים מבוסס AI יתקיים ב-2 באוגוסט

פורסם בתאריך ע"י Techtime

ביום ד’, ה-7 באוגוסט 2023 בשעה 20:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בתחום האימות של תכנוני שבבים המבוסס על מערכת לימוד המכונה  Synopsys VSO.ai. כיום מוקדשים כ-70% מזמן הפיתוח לאימות נכונות התכנון ולניפוי טעויות. מדובר במשימה ידנית ברובה, אשר נעשית קשה מיום ליום עקב הצמיחה בגודל ובמורכבות השבבים.

This Synopsys webinar will introduce and explore the Synopsys VSO.ai™ solution, Verification Space Optimization, using machine learning technologies to identify and eliminate redundancies in regressions, automate coverage root cause analysis, and infer coverage from RTL and stimulus to identify coverage gaps and provide coverage guidance.

Speakers:

Will Chen (right), Principal Applications engineer in Synopsys’ Customer Success EDA Group. Will has over 20 years of experience with account and project management for functional verification. He has recently been focusing on using AI/ML to improve verification efficiency and productivity.

Taruna Reddy (left), Staff Product Manager in the EDA Group at Synopsys. Taruna has 18 years of experience in EDA and functional verification. Prior to joining Synopsys, Taruna held field applications and verification engineering positions at Mentor Graphics, Verilab and Xtreme-EDA.

למידע נוסף ורישום:

Accelerate Coverage Closure with Synopsys VSO.ai

וובינר סינופסיס ל-1.6T Ethernet יתקיים ב-18 ביולי 2023

פורסם בתאריך ע"י Techtime

ביום ג’, ה-18 ביולי 2023 בשעה 20:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בתחום התכנון של פתרונות איתרנט מהירים מסוג 1.6T Ethernet, ובקישוריות הרשת באמצעות 224G SerDes. ההרצאה תתמקד באתגרים ובפתרונות של תכנוני Medium Access Control Layer – MAC עבור 224G Ethernet PHY IP, ותציג את הדרכים בהם ניתן להשתמש במערכת Synopsys MAC IP כדי להתמודד עם האתגר.  הוובינר יימשך 60 דקות ומיועד לארכיטקטים בתחום השבבים ולכל מי שעוסק בפיתוח ותכנון שבבים. ההשתתפות בוובינר היא בחינם, אולם דורשת רישום מראש.

הדוברים בוובינר:

ג'ון סוונסון (משמאל) וג'ון איימס
ג'ון סוונסון (משמאל) וג'ון איימס

המהמהמ

John Swanson is the HPC Controller & Datapath Product Line Manager in Synopsys' Solutions Group. John has worked in the development and deployment of verification, integration, and implementation tools, IP, standards, and methodologies used in IP based design for over 25 years. His assignments have encompassed engineering, methodology, business development, and marketing. John has also been involved in various standards activities including Chair of the Verification Technical Working Group in the SPIRIT Consortium; Synopsys representative on the Power.org technical subcommittee and is active in many IEEE and consortium groups today.

Jon Ames is a Sr. Staff Product Marketing Manager for the Synopsys Ethernet Controller IP portfolio.  Jon has been working in the communications industry since 1988 and has led engineering and market activities from the early days of 10/100 Switched Ethernet through Metro and Transport variants to the latest Data Center and High-Performance Computing Ethernet technologies.  Since graduating in Computer Science and Electronic Engineering the in UK, Jon has worked at the leading companies in the networking and silicon solution industries.

למידע נוסף ורישום:

Key MAC Considerations for the Road to 1.6T Ethernet

וובינר סינופסיס לתכנון מרובה-אריחים יתקיים ב-26 באפריל 2023

פורסם בתאריך ע"י Techtime

ביום ד’, ה-27 באפריל 2023 בשעה 20:00 לפי שעון ישראל, תקיים חברת סינופסיס (Synopsys) וובינר בתחום התכנון של ארכיטקטורת שבבים מרובי-אריחים (multi-die) המתבססים על מארג התקשורת הפנימי CoreLink CMN-700 של חברת Arm. המארג הזה תוכנן עבור רכיבי SoC מורכבים מאוד, דוגמת אלה המצויים במרכזי נתונים. במסגרת הוובינר יוצגו הדרכים לבנות מודל ושיפור הארכיטקטורה באמצעות מערכת Synopsys Platform Architect. הוובינר יימשך 60 דקות ומיועד לארכיטקטים בתחום השבבים ולכל מי שעוסק בפיתוח ותכנון שבבים. ההשתתפות בוובינר היא בחינם, אולם דורשת רישום מראש.

הדוברים בוובינר:

הולגר קיידינג (מימין) וברי ספוטס
הולגר קיידינג (מימין) וברי ספוטס

Barry Spotts is a Field Application Engineer at Arm, specializing in semiconductor interconnect solutions. Barry works directly with Arm partners to assist in developing a IP strategy for their semiconductor architecture project requirements. He works in tandem to bring design solutions to meet their project goals in relation to ARM Based Subsystems and Interconnect.

Holger Kading is a Solutions Application Engineer in the Systems Design Group at Synopsys, focusing on Virtual Prototyping for early SoC architecture exploration and optimization. Holger is working with Synopsys customers and partners worldwide on system-level virtual prototyping solutions for early architecture exploration, performance and power analysis, and system validation.

למידע נוסף ורישום:

Multi-die Data Center Chip Designs with Arm CoreLink CMN-700 and Synopsys Platform Architect

וובינר סינופסיס ל-Ethernet 1.6T יתקיים ב-27 באפריל 2023

פורסם בתאריך ע"י Techtime

ביום ה’, ה-27 באפריל 2023, תקיים חברת סינופסיס (Synopsys) וובינר בתחום ההיערכות לרשתות איתרנט מהירות מאוד ופיתוח פתרונות איתרנט חדשים המבוססים על Synopsys 224G Ethernet PHY IP. במסגרת ייבחנו ההשפעות של הדרישה לעוצמת עיבוד גבוהה על פתרונות הקישוריות ועל הדרישות מ-1.6T Ethernet. בין השאר, יוצגו המגמות המרכזיות בתחום האיתרנט 1.6T מצב התקנים, ממשקים אלקטרו-אופטיים חדשים עבור הרשתות החדשות והכרת היכולות של Synopsys 1.6T/800G Ethernet IP בפיתוח מוצרים חדשים לשוק הזה.

הדוברים בוובינר:

ג'ון סוונסון (משמאל) ופריאנק שוקלה
ג'ון סוונסון (משמאל) ופריאנק שוקלה

John Swanson, HPC Controller & Datapath Product Line Manager in Synopsys Solutions Group. John has worked in the development and deployment of verification, integration, and implementation tools, IP, standards, and methodologies used in IP based design for over 25 years. John has also been involved in standards activities including Chair of the Verification Technical Working Group in the SPIRIT Consortium; Synopsys representative on the Power.org technical subcommittee and is active in many IEEE and consortium groups.

Priyank Shukla, Sr. Staff Product Manager for the Synopsys High Speed Serdes IP portfolio. He has broad experience in analog, mixed-signal design with strong focus on high performance compute, mobile and automotive SoCs. He is a contributing member to 802.3dj task force and a IEEE802.3 voter. Priyank has a US patent on low power RTC design.

למידע נוסף ורישום: The Path to 1.6TbE with 224G Ethernet PHY IP

וובינר סינופסיס לבדיקת הספק ה-SoC, ב-7 בפברואר 2023

פורסם בתאריך ע"י Techtime

ביום ג’, ה-7 בפברואר 2022, תקיים חברת סינופסיס (Synopsys) וובינר משותף עם SemiWiki המוקדש לתחום ניתוח הספק מבוסס RTL במסגרת הפיתוח של רכיבי SoC חסכוניים בהספק. הוובינר יתחיל בשעה 10:00 לפי שעון ישראל ויימשך 45 דקות. הדובר המרכזי בוובינר יהיה מדען ראשי לתחום Power-Estimation בחברת סינופסיס, אלכס ווייקפילד.

היעילות האנרגטית הפכה מרכיב קריטי בתכנוני שבבים, אולם למרות שטכנולוגיית ניתוח הספק מבוססת RTL מוכרת שנים רבות, הגישות המסורתיות לא מצליחות לספק מידע מדוייק דיו. במסגרת ההרצאה יציג ווייקפילד מתודולוגיות מומלצות שניתן לממש באמצעות טכנולוגיית ניתוח RTL של סינופסיס, אשר מבטיחות קבלת תובנות הספק אמינות ומדוייקות במהלך תכנון השבב.

מבנה ההרצאה:

Motivations for RTL power analysis

Basics of power consumption and associated calculations

. Key factors affecting RTL power accuracy: fast synthesis and mapping, clock tree modeling, and parasitics estimation

.Best practices to achieve good correlation and consistent accuracy

למידע נוסף ורישום: Consistent RTL Power Analysis Accuracy

וובינר סינופסיס ל-Turnaround Time of Functional ECO, יתקיים ב-9 בנובמבר 2022

פורסם בתאריך ע"י Techtime

ביום ד’, ה-9 בנובמבר 2022, תקיים חברת סינופסיס (Synopsys) וובינר בתחום המענה המהיר של צוותי פיתוח לשינויים של הרגע האחרון בפונקציונליות של הרכיב: Turnaround Time of Functional ECOs (Engineering Change Orders). שינויים של הרגע האחרון הם חלק בלתי נפרד ושלב בלתי נמנע בתהליך הפיתוח. התמודדות נכונה עם שינויים האלה מאפשרת לתקן באגים ולשלב פונקציות חדשות. הוובינר יתמקד בדרכים היעילות ביותר לניהול התהליך באמצעות מערכת Synopsys Formality ECO. ההדרכה המקוונת תתקיים בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות.

Given the schedule pressures under which the ECO generation process operates, it is essential to: start the ECO process as soon as ECO RTL is ready, Generate a patch as fast as possible and Ensure patch accuracy and minimal disturbance to the implemented design. This approach enables Qualcomm to rapidly create compact, functionally correct, and timing-aware patches and meet its aggressive time-to-market requirements.

למידע נוסף ורישום: Achieving Fast Turnaround Time of Functional ECOs with Synopsys Formality ECO

Speakers:

Sachin Singh (left): Principal engineer at Qualcomm where he leads the design team for cutting-edge GPU projects. He has 22 years of ASIC design experience and currently specializes in RTL-GDS flows including synthesis, equivalence checking, and functional ECOs for signoff. Sachin has a master’s degree from California State University Sacramento.

Makarand Patil (right): R&D manager for Synopsys Formality and Formality ECO products. He has over 20 years of experience in logic equivalence checking technologies spanning various areas of equivalence checking, such as RTL-Gate verification flows, solver engines, front-end language support, functional ECO, datapath optimizations, and UPF aware verification flows. Makarand holds a master’s degree in Computer Engineering from University of Kansas and a bachelor’s degree from Mumbai University.

למידע ורישום: Functional ECOs with Synopsys Formality ECO

הסתיים כנס משתמשי סינופסיס בישראל, SNUG Israel 2022

פורסם בתאריך ע"י Techtime

במהלך כנס משתמשי סינפוסיס בישראל (SNUG Israel 2022), שהתקיים השבוע במלון דניאל בהרצליה, נחשפה את קהילת התכנון האלקטרוני בישראל לדיונים ולתובנות בנוגע לחידושים אחרונים בתחומים דוגמת תכנון שבבים, אימות וטכנולוגיות IP בתעשיית המוליכים למחצה. הדוברים סקרו תחומי צמיחה מרכזיים, דוגמת בינה מלאכותית, למידת מכונה, ענן, תעשיית הרכב, וכן workflow משלב התכנון ועד שלבי היישום.

מנכ"ל קבוצת Silicon Realization בסינופסיס העולמית, שנקר קרישנמורת'י (Shankar Krishnamoorthy), נשא את ההרצאה המרכזית בכנס. הוא הציג את המגמות המרכזיות המעצבות כיום עולמות התוכנה והשבבים. שנקר הגדיר את התקופה כעידן SysMoore, ותאר את הכוחות שהולידו את המודל החדש של חדשנות והאתגרים עמם התעשייה צריכה להתמודד.

מגמות חדשות משנות את פני התעשייה

ההרצאה המרכזית מטעם הלקוחות ניתנה על-ידי אהרון אהרון, לשעבר מנכ"ל רשות החדשנות ולשעבר סגן נשיא Apple לטכנולוגיות חומרה ומנכ"ל Apple ישראל. אהרון דיבר על אתגר הגיוס והשימור של כשרונות מקומיים ובינלאומיים בתחום השבבים. אהרון סקר את השפעת מגמות חדשות על תעשיית ההייטק הישראלית, כמו שבבים לתחום הפוטוניקה, שבבים ביולוגיים ופיזיקת קוונטים. "אני מזהה הזדמנות מלהיבה להייטק הישראלי בהובלת הדור הבא של השבבים בעידן הקוונטום", אמר.

הכנס השנתי של משתמשי סינפוסיס בישראל כלל מסלולים ייעודיים שהוקדשו לאימות תוכנה וחומרה, IP, ענן, סימולציה ו-debug, אמולציה, FPGAs, מימוש, signoff וכן תכנון analog/mixed signal. קבוצת משתמשי סינופסיס (SNUG) מייצגת מאז שנת 1991 קהילת תכנון המתמקדת בחדשנות, מסיליקון ועד תוכנה. כיום, כנס המשתמשים השנתי של סינופסיס נחשב לגדול בעולם בתחום האלקטרוניקה ומשתתפים בו למעלה מ-12,000 משתמשים בטכנולוגיה ובכלים של החברה.

חברת סינופסיס (Synopsys) מספקת כלים לתכנון אלקטרוני דוגמת EDA (Electronic Design Automation) ומודולי תכנון שבבים בדוקים ומוכנים (IP cores), וכן כלי בדיקה והשירותים לאבטחת האיכות של יישומי תוכנה.

למידע נוסף: www.synopsys.com

וובינר סינופסיס בתחום התכנון והסימולציה של רכיבי RFIC

פורסם בתאריך ע"י Techtime

ביום ד’, ה-17 באוגוסט 2022, תקיים חברת סינופסיס (Synopsys) וובינר בנושא התכנון, האימות ובדיקת תופעות אלקטרומגנטיות ברכיבי RFIC. ההדרכה תתמקד בחבילת הפתרונות Synopsys Custom Design, אשר מספקת כלים לביצוע סימולציה אלקטרומגנטית לצורך מידול רכיבים אקטיביים ופאסיביים ובדיקת עמידת התכנון בדרישות המערכת וברגולציה. הוובינר יתקיים בשעה 20:00 לפי שעון ישראל ויימשך 60 דקות.

למידע נוסף ורישום: Design and Verify State-of-the-Art RFICs using Synopsys / Ansys Custom Design Flow

Speakers:

Samad Parekh (left), Product Manager for Spice Simulation and Design Environment products at Synopsys. He has 10 years of experience serving as a senior member of the Synopsys Applications Engineering team supporting Analog and Custom tools. Prior to Synopsys, Samad worked as an RF designer for 6 years designing RF and microwave circuits for the cellular and aerospace markets.

Kelly Damalou (right), Product Manager for the Ansys on-chip electromagnetic simulation portfolio. For the past 20 years she has worked closely with leading semiconductor companies, helping them address their electromagnetic challenges. She joined Ansys in 2019 through the acquisition of Helic, where, since 2004 she held several positions both in Product Development and Field Operations.

More about the webinar:

The design and characterization of RF circuits is a complex process. In addition to the challenges posed by modern semiconductor processes and the growth of modern standards such as 5G, the designer must also account for electromagnetic effects that become significant at RF and mmWave frequencies. The Synopsys Custom Design Family provides a holistic way of solving the RF Designer’s challenges from seamless integration of Ansys products for passive component synthesis, and accurate, high-capacity EM modeling of critical components, simulation and post-processing of important RF measurements, to layout creation and accounting for physical effects.

למידע נוסף ורישום: Design and Verify State-of-the-Art RFICs using Synopsys / Ansys Custom Design Flow

וובינר סינופסיס בתחום אימות מונחה-בינה מלאכותית

פורסם בתאריך ע"י Techtime

ביום ד’, ה-27 ביולי 2022, תקיים חברת סינופסיס (Synopsys) וובינר בנושא השימוש במערכות מונחות בינה מלאכותית לביצוע בדיקות Regression Debug Automation לאחר שנעשו שינויים בתכנון השבב, במטרה להבטיח את המשך פעילותו הפונקציונלית ואיתור בעיות שורש בתכנון המעודכן. ההדרכה תתקיים בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות.

למידע נוסף ורישום: AI-Driven Verification: Saving Time with Verdi Regression Debug Automation

Speakers:

Rob van Blommestein (left): Product Marketing Manager for the Verdi Automated Debug System at Synopsys. He has over 20 years of experience in marketing verification products from startups to large-scale companies.

Myles Glisson (right): Product and debug Applications Engineer with nearly 30 years of experience. He is a well-known leader in customer advocacy, building strong customer relationships, solving issues as well as providing technical advice and solutions. He works with sales, marketing and R&D to drive the adoption of solutions in customer flows and methodologies.

More about the webinar:

The Synopsys Verdi® Regression Debug Automation (RDA) is an artificial intelligence (AI) driven verification technology for automating the process of finding the root causes of failures in the design under test and test bench. In this Synopsys webinar, we will discuss the challenges engineers face during the design verification and debug phase. We will walk you through the AI-driven components of RDA to help you eliminate the manual process, save time, more quickly understand design behavior and get to the root cause of errors.

AI-Driven Verification: Verdi Regression Debug Automation

סינופסיס נערכת לצמיחת שוק הרכיבים מרובי-שבבים

פורסם בתאריך ע"י Techtime

בתמונה למעלה: סגן נשיא בכיר, ג'ון קוטר. "בכל ביקור בישראל אני מקבל תובנות על מגמות חדשות בתעשייה". צילום: Techtime

חברת סינופסיס (Synopsys) מעריכה שמתחולל שינוי עומק בשוק השבבים ושהתעשייה צפויה להאיץ את המעבר לשבבים גדולים הבנויים ממגוון גדול של פרוסות סיליקון מקושרות (Chiplets) המאוגדות ביחד בתוך המארז. במסגרת ההערכה הזאת היא מחזקת את שיתוף הפעולה עם חברת ARM המתחרה בה בתחום הקניין הרוחני למעבדים, ומפתחת מודולים חדשים לתקשורת פנימית בתוך השבב (Die to Die Interconnect). כך סיפר ל-Techtime מנהל שיווק קבוצת הפתרונות בסינופסיס, ג'ון קוטר.

קבוצת הפתרונות היא למעשה חטיבת קניין הרוחני (IP) ושירותי התכנון של חברת סינופסיס. אומנם החברה לא מפרסמת נתוני מכירות לפי תחומים, אולם מדו"ח חברת המחקר IPNest, עולה שבשנת 2021 הסתכמו המכירות של סינופסיס בתחום ה-IP בכ-1.076 מיליארד דולר, כמעט 20% מהשוק העולמי שנאמד בהיקף של כ-5.5 מיליארד דולר.

קוטר: "אנחנו מרגישים בהתחזקות מגמת הפירוק של רכיבי ASIC מונוליטיים לשבבים נפרדים במתכונת של Chiplets. היום ניתן לשלב רכיבי סיליקון גדולים מאוד בשטח של 800 ממ"ר, אבל זה קשה מאוד. מחקרים מראים שבקרוב יהיה צורך ברכיבים בשטח של יותר מ-3,000 ממ"ר, ולכן לא יהיה מנוס מגישה מבוססת צ'יפלטים. התעשייה הולכת בכיוון שאינטל מראה בפרוייקט המעבד הגרפי Ponte Vecchio למחשבים עתירי עיבוד, אשר כולל 63 צ'יפלטים בשבב יחיד.

האתגר המרכזי: Die to Die Interconnect

"המעבר למערכות (SoC) מרובות שבבים מעניק יתרונות רבים: ניתן לספק פונקציונליות רבה יותר בתוך השבב. למשל לשלב מודול תקשורת המיוצר בתהליך של 10 ננומטר לצד מעבדים המיוצרים ב-5 ננומטר וב-3 ננומטר. הגישה הזאת מפחיתה עלויות, מאפשרת להשתמש במודולים מוכחים, משפרת ביצועים ומוזילה את עלויות הפיתוח בכ-30%. להערכת חברת גרטנר, השוק הזה צפוי להגיע להיקף ל כ-50 מיליארד דולר בשנת 2024.

"המערכות האלה דורשות תקשורת מהירה בין פיסות הסיליקון השונות (Die to Die Interconnect). זהו תחום שבו אנחנו משקיעים ועובדים בשיתוף פעולה עם ARM, שאיתה אנחנו מתחרים בתחומי IP אחרים. אנחנו מאמינים ששוק הקישוריות בין הצ'יפלטים (D2D I/O) יהיה עבורנו שוק גדול מאוד ואנחנו עסוקים כעת בפיתוח פתרונות חדשים עבורו. המטרה היא לספק מערך שלם של פתרונות D2D I/O, דוגמת ממשקי תקשורת, ממשקי גישה לזיכרון ועוד".

ג'ון קוטר ואהוד לוונשטיין, מנכ”ל סינופסיס ישראל, עם אות הוקרה שהחברה קיבלה מהבאנה לאבס על הסיוע בפיתוח מעבדי הדור השני
ג'ון קוטר ואהוד לוונשטיין, מנכ”ל סינופסיס ישראל, עם אות הוקרה מהבאנה לאבס על הסיוע בפיתוח מעבדי הדור השני

מה הן המגמות המרכזיות האחרות בשוק שאתם רואים?

"כיום אנחנו ספק ה-IP השני בגודלו בתעשייה אחרי ARM, אבל החברה בעלת הפורטפוטליו המגוון ביותר בתחום. בכל רגע נתון יש לי מידע על 500-600 רכיבי SoC הנמצאים בפיתוח. על בסיס המידע הזה אנחנו מעריכים שכ-47% מהפרוייקטים יניבו שבבים שייוצרו בטכנולוגיות של 7 ננומטר ומטה, כאשר הדרישה לייצור בתהליך של 5 ננומטר נמצאת בעלייה. חוק מור עדיין בחיים, אבל הוא מגיע לגבולות הכלכליים שלו. תחום חזק נוסף הוא תעשיית הרכב, במיוחד מערכות ADAS. יש הרבה מאוד פרוייקטי 5 ננומטר אשר יגיעו בקרוב אל שוק הרכב.

"אולם התחום בעל הצמיחה הגדולה ביותר שאנחנו מזהים הוא של מרכזי הנתונים. יש עלייה עצומה בהיקף הפיתוחים בכל מה שקשור למרכזי נתונים: שרתים, פתרונות איחסון, כרטיסי תקשורת וכדומה. אנחנו רואים הרבה מאוד פרוייקטים בתחום של עיבוד בקצה הרשת ובתחום המתפתח של מרכזי נתונים בקצה (Edge Datacenter), במטרה לקצר את זמני ההשהייה. זהו תחום חשוב, ולכן אנחנו גם מפתחים פתרונות IP ייעודיים לקיצור זמני ההשהייה".

מה היא מטרת הביקור שלך בישראל?

"אני מגיע לישראל לפחות פעמיים בשנה. הפעם ביקרתי במרכזי פיתוח של חברות בינלאומיות גדולות ונפגשתי עם חברות סטארט-אפ. יש כאן כל-כך הרבה לקוחות וחדשנות, שבכל ביקור כזה אני מקבל תובנות חדשות על הכיוונים המרכזיים של התעשייה. כאיש שיווק האחראי על אסטרטגיה, חשוב לי להכיר את המגמות האלה".

וובינר סינופסיס בתחום Optimizing Fault Simulations

פורסם בתאריך ע"י Techtime

ביום ד’, ה-29 ביוני 2022, תקיים חברת סינופסיס (Synopsys) וובינר בתחום הניתוח הפורמלי של תכנוני SoC כאמצעי להאצת הבדיקות והסימולציות המרובות אשר דרושות לצורך עמידה בתקני בטיחות לכלי-רכב, דוגמת ASIL-D, שהיא רמת הבטיחות הגבוהה ביותר המוגדרת בתקן ISO 26262. ההדרכה תתקיים בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות.

למידע נוסף ורישום: Optimizing Fault Simulations to Achieve ASIL Compliance for Automotive Designs

Speakers:

Tareq Altakrouri (left): Applications Engineer at Synopsys. He has been in the EDA industry for over 25 years working on verification, including simulation, assertion, formal and static technologies, and advanced verification methodologies. Currently, Tareq drives adoption of formal technology at multiple accounts in Texas.

Vaibhav Kumar (right): Senior Manager in the Digital IP group of NXP Austin. He has 15+ years of experience and has worked on IP verification, SoC verification, validation and emulation. He owns verification of several critical IPs for NXP at Austin.

More about the webinar:

Most safety critical SoCs, such as those developed for automotive systems, require ASIL-D compliance. ASIL-D is the highest grade in the ISO 26262 Standard’s risk classification system, required less than 1% Single Point Fault. According to the ISO 26262 Standard, fault campaign on the targeted designs is the recommended methodology to generate FMEDA report and safety manual as metrics to demonstrate compliance.

The typical fault injection campaign is executed using a fault simulator. This methodology often requires long fault simulation time and significant user manual effort to analyze fault classification results. Use of formal technology can help improve verification efficiency and save manual effort.

In this Synopsys webinar, we will showcase an improved fault injection campaign methodology using a memory controller IP. Fault simulation is conducted using Synopsys Z01X. Synopsys VC Formal FuSa App is used to prune safe faults, hence reducing fault simulation runtime, and refine fault classification to reduce manual analysis effort. Both technologies work off of the shared fault database.

למידע נוסף ורישום: Optimizing Fault Simulations to Achieve ASIL Compliance for Automotive Designs

וובינר סינופסיס בתחום Clock-Domain Crossing Verification

פורסם בתאריך ע"י Techtime

ביום ה’, ה-22 ביוני 2022, תקיים חברת סינופסיס (Synopsys) וובינר בתחום היישום של שיטות מתקדמות לניתוח ואימות אותות השעון השונים (Clock-Domain Crossing Verification) בתוך ה-SoC, המנהלים את המודולים הנפרדים שמהם השבב בנוי, ולניתוח ואימות ההשבתה של מודולים בלתי פעילים זמנית (Reset Domain Crossing) בתוך השבב. אתגרים אלה נעשים מורכבים מאוד עם המעבר לרכיבים גדולים מאוד הבנויים מתת-מודולים שונים וכוללים אבני בניין (IP Blocks) אשר מגיעים ממקורות שונים. ההדרכה תתקיים בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות.

למידע נוסף ורישום: Constraints-Driven CDC and RDC Verification including UPF Aware Analysis

Speakers:

Jerome Avezou (left): Senior Staff Application Engineer in the Customer Success Group at Synopsys. In his current role, he supports static verification products, manages various customer engagements and helps architect customer flows.

Diana Kalel (middle): Hardware verification engineer working on the CDC and RDC analysis at ST Microelectronics. She is currently pursuing a PhD specializing in different structural and functional verification flows of CDC and RDC verification.

Jean-Christophe Brignone (right): Senior Member of Technical Staff (SMTS) in the field of CDC and RDC verification in the CPU division, STMicroelectronics, leading the company-wide reference flow working group.

More about the webinar:

Today’s million gates integrated circuits (ICs) involve various intellectual properties (IPs) interfacing with each other through multiple asynchronous clock and reset domains. Ensuring all clocks propagate concurrently across each clock tree components used as clock switching elements or each sequential or combinatorial component, clock output of which becomes asynchronous with respect to the clock input while maintaining predictability of design functionality requires exhaustive CDC verification.

In addition to relying on a robust design specification, it becomes imperative to take advantage of a smart EDA tool that infers all critical design paths including all clocks, clock control signals, clock domain at IP’s boundary level and even the resets for CDC or RDC paths ultimately flagging any unpredictable design behavior. VC SpyGlass CDC and RDC completely meets these verification needs by back-tracing and reporting all signals that needs to be constrained for optimized coverage of the structural verification, eventually delivering high quality of results (QoR) for CDC and RDC analysis.

Proceeding this way prevents the direct reuse of STA (Static Timing Analysis) constraints that may lead to an optimistic configuration, such as the propagation of synchronous clocks instead of asynchronous ones, or other mismatches between CDC analysis and STA, which would limit the number of the analyzed CDC paths.

In this web seminar, we will present the different steps required to manage the constraints generation and elaboration during CDC and RDC analysis. An efficient static low-power verification approach concerning low-power components defined through the UPF file directives will also be illustrated. Lastly, we will conclude by demonstrating ways to manage the different aspects of constraints using VC SpyGlass as an open tcl tool allowing the elaboration of additional and custom features increasing the QoR compared to the native platform.

למידע נוסף ורישום: Constraints-Driven CDC and RDC Verification including UPF Aware Analysis

וובינר סינופסיס להאצת תהליך Equivalence Checking

פורסם בתאריך ע"י Techtime

ביום ה', ה-9 ביוני 2022, תקיים חברת סינופסיס (Synopsys) וובינר בתחום היישום של שיטות חדשות לביצוע אופטימיזציה של תכנוני שבבים, אשר מאפשרות להאיץ פי חמישה את תהליכי הבדיקות והאימות כדי להשיג את המדדים הנדרשים של הספק, ביצועים ושטח השבב (PPA). ההדרכה תתקיים בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות.

למידע נוסף ורישום: 5X Faster Equivalence Checking with Formality ML-driven DPX

Synopsys’ Fusion Compiler provides a broad spectrum of aggressive optimization techniques such as retiming, multibit banking and advanced data-path optimization that our designers want to take advantage of to achieve maximum PPA. Our expectation from production quality Equivalence checking is to be able to complete verification with minimal efforts and the fastest turn-around-time.

This presentation details how Formality with ML-driven Distributed Processing (DPX) delivered out of the box verification without the need to scale back optimizations or sacrifice PPA goals.

Speakers:

Avinash Palepu, Product Marketing Manager for Formality and Formality ECO products. Starting with Intel as a Design Engineer, he has held various design, AE management and Product Marketing roles in the semiconductor design and EDA industries. Avinash holds a Master’s degree in EE from Arizona State University and a Bachelor’s degree from Osmania University.

Woo Sung Choe, Principal Engineer at Samsung Electronics in the SLSI division. Over a span of 20 years, he has worked on advanced node ASIC and SoC design of AP, modem, and connectivity system engineering on various Samsung smartphone projects.

למידע נוסף ורישום: 

5X Faster Equivalence Checking with Formality ML-driven DPX

וובינר סינופסיס ליישומי Sensor Fusion במעבדי DSP

פורסם בתאריך ע"י Techtime

ביום ג’, ה-24 במאי 2022, תקיים חברת סינופסיס (Synopsys) וובינר בתחום יישומי התכת מידע המגיע מחיישנים באמצעות מעבדי ARC® VPX DSP. במהלכו יוצגו יכולות מיוחדות המאפשרות מיטוב של הביצועים תוך כדי התמודדות עם עומסים שונים ועם חיישנים מגוונים.  הארוע, DSP IP for High Performance Sensor Fusion on an Embedded Budget, יתקיים במתכונת מקוונת בשעה 20:00 לפי שעון ישראל. ההדרכה תועבר על-ידי פיטר ואן דר וולף, המשמש כמהנדס פיתוח בכיר בסינופסיס.

למידע נוסף ורישום:

DSP IP for High Performance Sensor Fusion on an Embedded Budget

The growing use of a variety of sensors in edge devices – from wearables to virtual assistants to automotive radar/LiDAR – requires SoCs to have an optimal balance of DSP performance and low power/area. In addition, SoC developers must be able to easily scale their hardware architectures to handle a varying number of data streams while preserving their software investment; it’s just not practical to start over when the current or next design requires a higher or lower level of throughput.

In this webinar we will highlight some of the sensor fusion applications driving the need for more efficient digital signal processing, often combining classical filtering operations and AI-based decision making. Featuring the Synopsys ARC® VPX DSP family, we will explain key functions that can be optimized to handle a spectrum of sensor fusion workloads, while adhering to a single programming environment.

Speaker: Pieter van der Wolf

Pieter is a Principal R&D Engineer at Synopsys. He received his MSc and PhD degrees in Electrical Engineering from the Delft University of Technology. He was an Associate Professor at the Delft University of Technology before joining Philips Research in 1996. In 2006 he joined NXP Semiconductors when it was spun out of Philips Electronics. In 2009 he joined Virage Logic, which was subsequently acquired by Synopsys. He has worked on a broad range of topics including multi-processor architectures and system design methodologies.

וובינר סינופסיס לאימות תכנוני ALUs יתקיים ביום ד' ה-18 במאי

פורסם בתאריך ע"י Techtime

ביום ד’, ה-18 במאי 2022, תקיים חברת סינופסיס (Synopsys) וובינר בתחום האימות של תכנון יחידות אריתמטיות לוגיות (ALU) באמצעות שימוש בלי האימות והבדיקה Synopsys VC Formal DPV (Datapath Validation). הוובינר יתמקד בשיטות הטובות ביותר כתיבת מודלים בשפת C/C++ לאימות התכנון, ויועבר על-ידי מומחה ה-EDA נילאביה דוטה (Neelabja Dutta), המשמש כמנהל בכיר בקבוצת Applications Engineering של חברת סינופסיס.

ההדרכה תהיה באורך של 60 דקות ותתחיל בשעה 21:00 לפי שעון ישראל. ההשתתפות ללא תשלום.

AI, Graphics, CPU, and many modern designs have arithmetic intensive blocks that are hard to verify with traditional techniques. Synopsys VC Formal DPV (Datapath Validation) has been the industry's golden standard to get closure on datapath verification.

In this Synopsys webinar, we will discuss why you need a specialized formal verification tool to verify datapath. We will also present the do's and don'ts of writing C/C++ models for the arithmetic blocks so that these C/C++ models are ready for formal equivalence checking with their RTL design implementation.

Following these best practices will help you get started with DPV successfully, reduce debug and run time, and maximize your verification efficiency. You will walk away with real knowledge on how best to write your C/C++ models for efficient datapath validation.

למידע נוסף והרשמה:

Writing C/C++ Models for Efficient Datapath Validation Using VC Formal DPV

 

הטכנולוגיות החדשות משנות את מודל הפעילות של יצרניות EDA

פורסם בתאריך ע"י Techtime

בתמונה למעלה: סטיב מקדונלד, סגן נשיא למכירות אירופה בחברת סינופסיס

השינויים העסקיים והטכנולוגיים בתעשיית השבבים משפיעים על האופן שבו יצרניות תוכנות ה-EDA עובדות מול התעשייה. בראיון ל-Techtime אמר סגן נשיא למכירות אירופה בחברת סינופסיס (Synopsys), סטיב מקדונלד, שהגידול במספר הטרנזיסטורים בשבב מייצר מגמות עסקיות חדשות ודורש מיצרניות כלי הפיתוח לספק תמיכה גדולה יותר בלקוחות. "חברות-ענק טכנולוגיות מעוניינות לפתח את השבבים שלהן בכוחות עצמן כדי להשיג שליטה מלאה בקניין הרוחני ובתהליכי הוצאת המוצר לשוק.

"ביצועים גבוהים דורשים התאמה מלאה של החומרה והתוכנה. לכן אנחנו רואים שאחת מהחברות הטכנולוגיות המובילות בשוק משתמשת במערכת הפעלה אחת על-גבי אבזרים שונים, והדבר הזה מתאפשר בזכות השליטה שלה בשבב המעבד. כבר בשנת 2015 שמנו לב שהחברות הגדולות רוצות להשיג שליטה מלאה בכל התהליך, ונערכנו לספק להן תמיכה ישירה. זוהי מגמה חזקה מאוד. אולם היעד המרכזי שלנו לא השתנה: לספק לתעשייה כלי פיתוח יעילים ובטוחים".

כיצד אתם מושפעים מתהליכי הייצור החדשים?

"בפועל, רק חברות מעטות (וגדולות) נכנסות לייצור בתהליכים המתקדמים ביותר. מודל הרישוי והתמיכה בהן הוא שונה משאר התעשייה, מכיוון שהטכנולוגיות החדשות מייצרות מורכבות גדולה מאוד של תכנוני השבבים. הדבר דורש חדשנות גם בתחום כלי הפיתוח, ואנחנו עובדים קרוב מאוד אליהן כדי לוודא שהן יכולות לבצע תיכנונים. למעשה, אנחנו נחשפים אל המידע מראש. לפני שיוצא טרנזיסטור מסוג חדש, החברות מעדכנות אותנו כדי שנתאים את כלי הפיתוח לדרישות הייחודיות של התהליך. שיתוף הפעולה הזה קיים גם עם קבלניות הייצור (foundries). קיימים קשרים הדוקים מאוד בין יצרניות הסיליקון לבין חברות ה-EDA".

מה אתה חושב על RISC-V הפתוחה?

"מדובר בארכיטקטורת פקודות, ולא במוצר ממשי. אנחנו מספקים מעבדים המבוססים על תכנון שלנו (ARC processors). החברות רוצות להוריד עלויות, אבל גם כאשר הן משתמשות בארכיטקטורת RISC-V, הן בסופו של דבר זקוקות לשירותים של מומחי תכנון שבבים, או בקניית תכנון קיים או לרכוש מעבדים שיוצרו על-ידי חברה אחרת. כך שלא ברור מהיכן יגיע החיסכון בעלויות. מבחינת סינופסיס כיצרנית כלי EDA, הכניסה של מעבדי RISC-V לשוק אינה מהותית, מכיוון שהכלים שלנו מתאימים לכל סוגי המעבדים".

מה חדש בתחום המארזים המתקדמים?

"אנחנו רואים צמיחה גדולה מאוד בתחום המארזים מרובי-השבבים. היא מתבטאת בעלייה גדולה במספר הרכיבים הבנויים במתכונת של Chiplet. התכנונים נעשים גדולים מאוד, אבל קשה מאוד לייצר שבבים גדולים, ולכן התעשייה מחפשת דרכים לפצל אותם לפיסות סיליקון קטנות העובדות ביחד במארז מאוחד. יש שוק למארזים מרובי-שבבים מבוססי PCB, בעיקר כאשר הלקוחות מעוניינים להפחית את עלויות ה-BOM (רשימת החומרים).

"בתכנונים צפופים מאוד צריך לפצל את התכנון למספר פיסות סיליקון נפרדות כדי לקבל תפוקה (Yield) טובה יותר. לדעתנו זו הגישה הנכונה יותר וזה הפתרון שבנינו. המגמה הכללית של התעשייה היתה ללכת מהכיוון של מעגלים מודפסים (PCB): למזער אותם ולשלב אותם בתוך מארזי הרכיבים. אנחנו נקטנו בגישה ההפוכה: אנחנו באים מהכיוון של השבב ומחפשים דרכים יעילות לפצל אותו לפיסות סיליקון נפרדות".

אתם מאמינים בבינה מלאכותית?

"בינה מלאכותית יכולה לממש במהירות משימות עיבוד מורכבות מאוד. בתחילת 2020 הכרזנו על פתרון DSO.ai, אשר מבצע אופטימיזציה של התכנון. למשל השגת נקודות אופטימום של הספק מול ביצועים, הספק מול תדר עבודה ועוד. בסוף אוגוסט 2021 סמסונג החליטה להשתמש גם בכלי הזה וגם במערכת PrimeShield הנעזרת בלימוד מכונה, כדי לתכנן את השבבים העתידיים שלה. אחד מהיתרונות היפים של מערכות בינה מלאכותית הוא שאלה מערכות לומדות. אנחנו יכולים להעניק להן את כל הידע שנצבר בחברה בשנים האחרונות ועל-ידי כך לשפר אותן. למעשה, אנחנו רואים שיפור מתמיד בביצועים של DSO.ai ושל PrimeShield".

 

וובינר סינופסיס לתכנון RTL מוכוון הספק וביצועים

פורסם בתאריך ע"י Techtime

ביום ג', ה-18 בינואר 2022 תקיים חברת סינופסיס (Synopsys) וובינר הדרכה בנושא שיפור תכנון שבבים באמצעות RTL להשגת ביצועים משופרים של הxפק ביצועים ושטח הסיליקון (Power-Performance-Area – PPA). ההדרכה תתקיים באנגלית במתכונת מקוונת בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות. הוובינר יועבר על-ידי מומחים מחברת סינופסיס אשר יציגו מתודות מומלצות לניתוח סוגיות ההספק ואופטימיזציה של קוד ה-RTL באמצעות שימוש בפתרון RTL Architect של החברה.

למידע נוסף ורישום: Improving Design Power and Performance

Exploring the impact of RTL on implementation PPA has traditionally been very difficult since it was hard to connect the results to the source code.  The first difficulty occurs during elaboration and synthesis. The RTL is converted to gates and the references to the source code are lost.  The second difficulty is the gate-centric, implementation, PPA reports. The reports are designed to identify place and route issues on gate-level timing paths which is not useful to identify opportunities to improve RTL. In this webinar, Synopsys will demonstrate how to use RTL Architect™ to analyze power and restructure RTL.

Attend this Synopsys webinar to learn how to:

  • Analyze RTL to identify the largest contributions to power dissipation
  • Perform advanced glitch analysis using the hybrid PrimePower flow
  • Perform RTL restructuring tasks: group, ungroup and reparent

דוברים:

Jeffrey Lee, Applications Engineer, Senior Staff, Synopsys

Jeffrey Lee is a Product Engineer part of the New Product Introduction team. He is currently working on deploying RTL Architect to a broader customer base. His experience includes working on Design Compiler® NXT and Power Compiler™.

Vinkesh Prajapati, Applications Engineer, Senior Manager, Synopsys

Vinkesh Prajapati has over 15 years of experience in product and applications engineering focussing on RTL2GDSII solutions. He is currently managing the product engineering teams for RTL Architect and Design Planning solutions based out of Bangalore, India.

Jim Schultz, Product Marketing Manager, Synopsys

Jim Schultz is the product marketing manager for RTL Architect. He has a rich background that includes both chip design and product engineering in processor, network and security markets.

למידע נוסף ורישום: Improving Design Power and Performance

וובינר סינופסיס לתכנון שיתופי של שבבים יתקיים ב-10 לנובמבר

פורסם בתאריך ע"י Techtime

ביום ד', ה-10 בנובמבר 2021, תקיים חברת סינופסיס (Synopsys) וובינר בתחום התכנון השיתופי של שבבים חדשים שבו משתתפים גם צוותי הפיתוח של המעגלים וגם צוותי הפיתוח של פריסת השבב המלא (Layout). שיתוף הפעולה בין הצוותים חיוני כדי להבטיח עמידה ביעדים החשמליים של המרכיבים האנלוגיים בשבב. הארוע, Enabling Effective Design & Layout Collaboration for Next Generation Analog and Mixed-Signal Designs, יתקיים במתכונת מקוונת בשעה 17:00 לפי שעון ישראל. ההדרכה תועבר על-ידי חברת סינופסיס ועל-ידי חברת Cliosoft.

Cliosoft and Synopsys will present the best practices that leading design teams are deploying to keep the communication flowing – especially in this time of remote work.  Attendees will gain insights on:

How to achieve effective design/layout collaboration to reduce the number of iterations, and shorten time to analog design closure, and Cliosoft SOS and Synopsys Custom Design Platform as a unified solution for full flow analog and mixed-signal design.

למידע נוסף ורישום: Effective Design & Layout Collaboration

Speakers:

Karim Khalfan (right) and Soni Kapoor
Karim Khalfan (right) and Soni Kapoor

Karim Khalfan, Vice President of Applications Engineering, Cliosoft.

Karim Khalfan is responsible for managing the Application Engineering group and the office of customer advocacy for the past 18 years. He has led various efforts to ensure the broad deployment of Cliosoft SOS design data and IP management across the semiconductor industry. Karim has received his Bachelor of Science degree in Computer Science from the University of Texas.
Soni Kapoor, Technical Marketing Manager, Synopsys

Soni Kapoor is a Technical Marketing Manager for Custom Design Solutions at Synopsys. He has 10 years of experience in the semiconductor and EDA industry with roles spanning from analog design and applications engineer to product management and marketing. He has published a variety of video white papers, and blogs on Analog/Custom Design and Layout methodologies.

וובינר סינופסיס להגנת הענן יתקיים ב-19 באוקטובר

פורסם בתאריך ע"י Techtime

ביום ג', ה-19 באוקטובר 2021, תקיים חברת סינופסיס (Synopsys) וובינר בתחום הגנת הענן אשר יתמקד בחידושים בתחומי התקשורת המאובטחת באמצעות PCIe ו-CXL, ומתן פתרונות אבטחה בסיוע מערכת DesignWare® Security IP של החברה. הארוע, Defending the Cloud: PCIe and CXL Data Security for High-Performance Computing יתקיים במתכונת מקוונת בשעה 19:00 לפי שעון ישראל. ההדרכה תועבר על-ידי מנהלת שיווק פתרונות Security IP בחברת סינופסיס.

Cloud computing is going through a significant overhaul and continues to grow globally with increasing presence of hyperscale cloud providers for big data, high-performance computing (HPC), and analytics. In-house data centers are increasingly going off-premise, resulting in the co-location of data centers that manage and store data for companies and application developers to improve scalability and reduce IT costs.

This huge, and growing, amount of data with confidential and critical information must be protected. In addition, new laws and regulations to comply with data privacy rules, along with standards updates for PCI Express (PCIe) and CXL for Integrity and Data Encryption (IDE), put more pressure on solution providers to secure their systems and data starting with the SoC.

In this presentation, attendees will:

    • Learn about today’s known threats for cloud and edge computing systems
    • Understand new developments in PCIe and CXL security solutions, including IDEs
    • Walk through a cloud computing use case that addresses the applications’ security, performance, and latency requirements with DesignWare® Security IP

למידע נוסף ורישום: Defending the Cloud: PCIe and CXL Data Security for High-Performance Computing

אודות המרצה: Dana Neustadter

Dana is a Senior Manager of Product Marketing for Synopsys’ Security IP solutions. Dana has over 20 years of diversified experience in the security, IP, semiconductor and EDA industries. Prior to joining Synopsys, Dana held multiple senior leadership roles, including Director of Product Management and Board Director at Elliptic Technologies where she was responsible for the strategic vision and marketing of security IP. In addition, Dana held various leadership and engineering roles at Mitel Semiconductor, Chrysalis-ITS and Silicon Access Networks. Dana holds a Master’s and Bachelor’s degree in Electrical Engineering.

סינופסיס סיפקה את PrimeSim Reliability Analysis למספר יצרניות שבבים

פורסם בתאריך ע"י Techtime

חברת סינופסיס (Synopsys) דיווחה על מספר חברות שבבים אשר אימצו את הפתרון החדש שלה לסימולציה וניתוח אמינות השבבים המתוכננים, PrimeSim Reliability Analysis. בין החברות שהצטיידו במערכת: Dialog Semiconductor שנרכשה לאחרונה על-ידי רנסאס, TDK-Micronas, STMicroelectronics ו-AMD.

הפתרון מאחד מספר טכנולוגיות של החברה לבדיקת אותות אנלוגיים, אותות מעורבים ותכנונים מלאים, דוגמת PrimeSim Continuum, PrimeWave וטכנולוגיות של החברה שעברו הסמכה אצל יצרני שבבים גדולים. בין השאר הואר מאפשר לבדוק מרכיבים רבים בשבב, דוגמת איפיון תאים, בדיקות  סטטיות, שלמות אות ורעשים, ניתוח signoff של electromigration ומתח, התיישנות טרנזיסטורים מסוג MOS, סימולציה של כשלים אנלוגיים ועוד. הטכנולוגיות ששולבו ב-PrimeSim Reliability Analysis קיבלו הסמכה מ-TSMC וממפעלי הייצור של סמסונג, אינטל ו-GlobalFoundries.

טכנולוגיות PrimeSim Reliability Analysis הן חלק מפלטפורמת Synopsys Custom Design שקיבלה הסמכה לתקן ISO 26262 TCL1 וניתן להשתמש בהן באופן אמין בכדי לאמת בטיחות פונקציונלית עבור יישומי ASIL D. שילוב עם סביבת התכנון PrimeWave, שמהווה גם היא חלק מפתרון ה-PrimeSim Continuum, מספק חוויה רציפה של אימות אמינות ומאפשר ניהול סימולציה מאוחד, ניתוח חולשות, ויזואליזציה של תוצאות ובדיקות של תסריטי what-if.

כל הטכנולוגיות האלה מוכנות למימוש בענן. החברה מעריכה שהפתרון החדש מספק מענה לצורך בתכנון יעיל ואמין של הרכיבים המורכבים הנדרשים כיום בתעשיות הרכב, התעופה והחלל, הביטחון, הרפואה והתקשורת האלחוטית בעידן הדור החמישי.

למידע נוסף: PrimeSim Reliability Analysis

סינופסיס רוכשת את Code Dx עבור קו פתרונות האבטחה

פורסם בתאריך ע"י Techtime

חברת סינופסיס (Synopsys) רכשה את חברת Code Dx מניו יורק אשר יצאה מחברת Applied Visions בשנת 2015. החברה פיתחה את תוכנת Code Dx לפי הזמנה של משרד ביטחון המולדת בארה"ב (DHS), אשר ביקשה כלי תוכנה שיאפשר לנהל סיכוני אבטחה ביישומים ומספק גילוי אוטומטי, תיעדוף ותיקון פגיעויות תוכנה, במטרה להבטיח את שרשרת האספקה במטרה לאבטח את שרשרת האספקה של תוכנות הנמצאות בשימוש הממשל הפדרלי.

לא נמסרו פרטים על היקף העיסקה. סינופסיס מסרה שהעיסקה נועדה לחזק את פתרונות אבטחת האמינות ורמת האבטחה של יישומי תוכנה שהיא מספקת. לפני הרכישה השתתפה Code Dx בתוכנית השותפים הטכנולוגיים (Technology Alliance Partner) של סינופסיס ושתי החברות פיתחו שילוב חלק של פתרונות Code Dx במוצרי סינופסיס. חברת סינופסיס מספקת מוצרי אבטחת היישומים הכוללים בדיקות אבטחת יישומים סטטית, דינמית ,אינטראקטיבית וניתוח מרכיבי תוכנה (SCA, IAST, DAST, SAST).

לאחרונה השיקה סינופסיס את פתרון Intelligent Orchestration אשר יודע להגדיר, באופן אוטומטי, את בדיקות האבטחה המתאימות ביותר עבור מוצרי סינופסיס ובמוצרי צד שלישי, על בסיס מתווה של מדיניות סיכונים שנקבע מראש ועל בסיס שינויים שבוצעו ביישום. הטכנולוגיה של Code Dx מרחיבה את הפתרונות האלה באמצעות צבירה והתאמת תוצאות בדיקות אבטחה ממוצרי סינופסיס, מוצרי צד שלישי, ומוצרי קוד פתוח על-פני שלבים שונים, בכדי לספק דיווח מאוחד על סיכוני האבטחה.

"המורכבות והמהירות של פיתוח תוכנה מודרני דורשים להשתמש בריבוי של טכנולוגיות לבדיקות אבטחה ובמחזורי בדיקות מהירים", אמר ג'ייסון שמיט, מנכ"ל קבוצת ה-Software Integrity של סינופסיס. הקבוצה מסייעת לצוותי פיתוח לבנות תוכנה מאובטחת באיכות גבוהה.

למידע נוסף:  www.synopsys.com/software-integrity.