סינופסיס נערכת לצמיחת שוק הרכיבים מרובי-שבבים

בתמונה למעלה: סגן נשיא בכיר, ג’ון קוטר. “בכל ביקור בישראל אני מקבל תובנות על מגמות חדשות בתעשייה”. צילום: Techtime

חברת סינופסיס (Synopsys) מעריכה שמתחולל שינוי עומק בשוק השבבים ושהתעשייה צפויה להאיץ את המעבר לשבבים גדולים הבנויים ממגוון גדול של פרוסות סיליקון מקושרות (Chiplets) המאוגדות ביחד בתוך המארז. במסגרת ההערכה הזאת היא מחזקת את שיתוף הפעולה עם חברת ARM המתחרה בה בתחום הקניין הרוחני למעבדים, ומפתחת מודולים חדשים לתקשורת פנימית בתוך השבב (Die to Die Interconnect). כך סיפר ל-Techtime מנהל שיווק קבוצת הפתרונות בסינופסיס, ג’ון קוטר.

קבוצת הפתרונות היא למעשה חטיבת קניין הרוחני (IP) ושירותי התכנון של חברת סינופסיס. אומנם החברה לא מפרסמת נתוני מכירות לפי תחומים, אולם מדו”ח חברת המחקר IPNest, עולה שבשנת 2021 הסתכמו המכירות של סינופסיס בתחום ה-IP בכ-1.076 מיליארד דולר, כמעט 20% מהשוק העולמי שנאמד בהיקף של כ-5.5 מיליארד דולר.

קוטר: “אנחנו מרגישים בהתחזקות מגמת הפירוק של רכיבי ASIC מונוליטיים לשבבים נפרדים במתכונת של Chiplets. היום ניתן לשלב רכיבי סיליקון גדולים מאוד בשטח של 800 ממ”ר, אבל זה קשה מאוד. מחקרים מראים שבקרוב יהיה צורך ברכיבים בשטח של יותר מ-3,000 ממ”ר, ולכן לא יהיה מנוס מגישה מבוססת צ’יפלטים. התעשייה הולכת בכיוון שאינטל מראה בפרוייקט המעבד הגרפי Ponte Vecchio למחשבים עתירי עיבוד, אשר כולל 63 צ’יפלטים בשבב יחיד.

האתגר המרכזי: Die to Die Interconnect

“המעבר למערכות (SoC) מרובות שבבים מעניק יתרונות רבים: ניתן לספק פונקציונליות רבה יותר בתוך השבב. למשל לשלב מודול תקשורת המיוצר בתהליך של 10 ננומטר לצד מעבדים המיוצרים ב-5 ננומטר וב-3 ננומטר. הגישה הזאת מפחיתה עלויות, מאפשרת להשתמש במודולים מוכחים, משפרת ביצועים ומוזילה את עלויות הפיתוח בכ-30%. להערכת חברת גרטנר, השוק הזה צפוי להגיע להיקף ל כ-50 מיליארד דולר בשנת 2024.

“המערכות האלה דורשות תקשורת מהירה בין פיסות הסיליקון השונות (Die to Die Interconnect). זהו תחום שבו אנחנו משקיעים ועובדים בשיתוף פעולה עם ARM, שאיתה אנחנו מתחרים בתחומי IP אחרים. אנחנו מאמינים ששוק הקישוריות בין הצ’יפלטים (D2D I/O) יהיה עבורנו שוק גדול מאוד ואנחנו עסוקים כעת בפיתוח פתרונות חדשים עבורו. המטרה היא לספק מערך שלם של פתרונות D2D I/O, דוגמת ממשקי תקשורת, ממשקי גישה לזיכרון ועוד”.

ג'ון קוטר ואהוד לוונשטיין, מנכ”ל סינופסיס ישראל, עם אות הוקרה שהחברה קיבלה מהבאנה לאבס על הסיוע בפיתוח מעבדי הדור השני
ג’ון קוטר ואהוד לוונשטיין, מנכ”ל סינופסיס ישראל, עם אות הוקרה מהבאנה לאבס על הסיוע בפיתוח מעבדי הדור השני

מה הן המגמות המרכזיות האחרות בשוק שאתם רואים?

“כיום אנחנו ספק ה-IP השני בגודלו בתעשייה אחרי ARM, אבל החברה בעלת הפורטפוטליו המגוון ביותר בתחום. בכל רגע נתון יש לי מידע על 500-600 רכיבי SoC הנמצאים בפיתוח. על בסיס המידע הזה אנחנו מעריכים שכ-47% מהפרוייקטים יניבו שבבים שייוצרו בטכנולוגיות של 7 ננומטר ומטה, כאשר הדרישה לייצור בתהליך של 5 ננומטר נמצאת בעלייה. חוק מור עדיין בחיים, אבל הוא מגיע לגבולות הכלכליים שלו. תחום חזק נוסף הוא תעשיית הרכב, במיוחד מערכות ADAS. יש הרבה מאוד פרוייקטי 5 ננומטר אשר יגיעו בקרוב אל שוק הרכב.

“אולם התחום בעל הצמיחה הגדולה ביותר שאנחנו מזהים הוא של מרכזי הנתונים. יש עלייה עצומה בהיקף הפיתוחים בכל מה שקשור למרכזי נתונים: שרתים, פתרונות איחסון, כרטיסי תקשורת וכדומה. אנחנו רואים הרבה מאוד פרוייקטים בתחום של עיבוד בקצה הרשת ובתחום המתפתח של מרכזי נתונים בקצה (Edge Datacenter), במטרה לקצר את זמני ההשהייה. זהו תחום חשוב, ולכן אנחנו גם מפתחים פתרונות IP ייעודיים לקיצור זמני ההשהייה”.

מה היא מטרת הביקור שלך בישראל?

“אני מגיע לישראל לפחות פעמיים בשנה. הפעם ביקרתי במרכזי פיתוח של חברות בינלאומיות גדולות ונפגשתי עם חברות סטארט-אפ. יש כאן כל-כך הרבה לקוחות וחדשנות, שבכל ביקור כזה אני מקבל תובנות חדשות על הכיוונים המרכזיים של התעשייה. כאיש שיווק האחראי על אסטרטגיה, חשוב לי להכיר את המגמות האלה”.

וובינר סינופסיס בתחום Optimizing Fault Simulations

ביום ד’, ה-29 ביוני 2022, תקיים חברת סינופסיס (Synopsys) וובינר בתחום הניתוח הפורמלי של תכנוני SoC כאמצעי להאצת הבדיקות והסימולציות המרובות אשר דרושות לצורך עמידה בתקני בטיחות לכלי-רכב, דוגמת ASIL-D, שהיא רמת הבטיחות הגבוהה ביותר המוגדרת בתקן ISO 26262. ההדרכה תתקיים בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות.

למידע נוסף ורישום: Optimizing Fault Simulations to Achieve ASIL Compliance for Automotive Designs

Speakers:

Tareq Altakrouri (left): Applications Engineer at Synopsys. He has been in the EDA industry for over 25 years working on verification, including simulation, assertion, formal and static technologies, and advanced verification methodologies. Currently, Tareq drives adoption of formal technology at multiple accounts in Texas.

Vaibhav Kumar (right): Senior Manager in the Digital IP group of NXP Austin. He has 15+ years of experience and has worked on IP verification, SoC verification, validation and emulation. He owns verification of several critical IPs for NXP at Austin.

More about the webinar:

Most safety critical SoCs, such as those developed for automotive systems, require ASIL-D compliance. ASIL-D is the highest grade in the ISO 26262 Standard’s risk classification system, required less than 1% Single Point Fault. According to the ISO 26262 Standard, fault campaign on the targeted designs is the recommended methodology to generate FMEDA report and safety manual as metrics to demonstrate compliance.

The typical fault injection campaign is executed using a fault simulator. This methodology often requires long fault simulation time and significant user manual effort to analyze fault classification results. Use of formal technology can help improve verification efficiency and save manual effort.

In this Synopsys webinar, we will showcase an improved fault injection campaign methodology using a memory controller IP. Fault simulation is conducted using Synopsys Z01X. Synopsys VC Formal FuSa App is used to prune safe faults, hence reducing fault simulation runtime, and refine fault classification to reduce manual analysis effort. Both technologies work off of the shared fault database.

למידע נוסף ורישום: Optimizing Fault Simulations to Achieve ASIL Compliance for Automotive Designs

וובינר סינופסיס בתחום Clock-Domain Crossing Verification

ביום ה’, ה-22 ביוני 2022, תקיים חברת סינופסיס (Synopsys) וובינר בתחום היישום של שיטות מתקדמות לניתוח ואימות אותות השעון השונים (Clock-Domain Crossing Verification) בתוך ה-SoC, המנהלים את המודולים הנפרדים שמהם השבב בנוי, ולניתוח ואימות ההשבתה של מודולים בלתי פעילים זמנית (Reset Domain Crossing) בתוך השבב. אתגרים אלה נעשים מורכבים מאוד עם המעבר לרכיבים גדולים מאוד הבנויים מתת-מודולים שונים וכוללים אבני בניין (IP Blocks) אשר מגיעים ממקורות שונים. ההדרכה תתקיים בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות.

למידע נוסף ורישום: Constraints-Driven CDC and RDC Verification including UPF Aware Analysis

Speakers:

Jerome Avezou (left): Senior Staff Application Engineer in the Customer Success Group at Synopsys. In his current role, he supports static verification products, manages various customer engagements and helps architect customer flows.

Diana Kalel (middle): Hardware verification engineer working on the CDC and RDC analysis at ST Microelectronics. She is currently pursuing a PhD specializing in different structural and functional verification flows of CDC and RDC verification.

Jean-Christophe Brignone (right): Senior Member of Technical Staff (SMTS) in the field of CDC and RDC verification in the CPU division, STMicroelectronics, leading the company-wide reference flow working group.

More about the webinar:

Today’s million gates integrated circuits (ICs) involve various intellectual properties (IPs) interfacing with each other through multiple asynchronous clock and reset domains. Ensuring all clocks propagate concurrently across each clock tree components used as clock switching elements or each sequential or combinatorial component, clock output of which becomes asynchronous with respect to the clock input while maintaining predictability of design functionality requires exhaustive CDC verification.

In addition to relying on a robust design specification, it becomes imperative to take advantage of a smart EDA tool that infers all critical design paths including all clocks, clock control signals, clock domain at IP’s boundary level and even the resets for CDC or RDC paths ultimately flagging any unpredictable design behavior. VC SpyGlass CDC and RDC completely meets these verification needs by back-tracing and reporting all signals that needs to be constrained for optimized coverage of the structural verification, eventually delivering high quality of results (QoR) for CDC and RDC analysis.

Proceeding this way prevents the direct reuse of STA (Static Timing Analysis) constraints that may lead to an optimistic configuration, such as the propagation of synchronous clocks instead of asynchronous ones, or other mismatches between CDC analysis and STA, which would limit the number of the analyzed CDC paths.

In this web seminar, we will present the different steps required to manage the constraints generation and elaboration during CDC and RDC analysis. An efficient static low-power verification approach concerning low-power components defined through the UPF file directives will also be illustrated. Lastly, we will conclude by demonstrating ways to manage the different aspects of constraints using VC SpyGlass as an open tcl tool allowing the elaboration of additional and custom features increasing the QoR compared to the native platform.

למידע נוסף ורישום: Constraints-Driven CDC and RDC Verification including UPF Aware Analysis

וובינר סינופסיס להאצת תהליך Equivalence Checking

ביום ה’, ה-9 ביוני 2022, תקיים חברת סינופסיס (Synopsys) וובינר בתחום היישום של שיטות חדשות לביצוע אופטימיזציה של תכנוני שבבים, אשר מאפשרות להאיץ פי חמישה את תהליכי הבדיקות והאימות כדי להשיג את המדדים הנדרשים של הספק, ביצועים ושטח השבב (PPA). ההדרכה תתקיים בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות.

למידע נוסף ורישום: 5X Faster Equivalence Checking with Formality ML-driven DPX

Synopsys’ Fusion Compiler provides a broad spectrum of aggressive optimization techniques such as retiming, multibit banking and advanced data-path optimization that our designers want to take advantage of to achieve maximum PPA. Our expectation from production quality Equivalence checking is to be able to complete verification with minimal efforts and the fastest turn-around-time.

This presentation details how Formality with ML-driven Distributed Processing (DPX) delivered out of the box verification without the need to scale back optimizations or sacrifice PPA goals.

Speakers:

Avinash Palepu, Product Marketing Manager for Formality and Formality ECO products. Starting with Intel as a Design Engineer, he has held various design, AE management and Product Marketing roles in the semiconductor design and EDA industries. Avinash holds a Master’s degree in EE from Arizona State University and a Bachelor’s degree from Osmania University.

Woo Sung Choe, Principal Engineer at Samsung Electronics in the SLSI division. Over a span of 20 years, he has worked on advanced node ASIC and SoC design of AP, modem, and connectivity system engineering on various Samsung smartphone projects.

למידע נוסף ורישום: 

5X Faster Equivalence Checking with Formality ML-driven DPX

וובינר סינופסיס ליישומי Sensor Fusion במעבדי DSP

ביום ג’, ה-24 במאי 2022, תקיים חברת סינופסיס (Synopsys) וובינר בתחום יישומי התכת מידע המגיע מחיישנים באמצעות מעבדי ARC® VPX DSP. במהלכו יוצגו יכולות מיוחדות המאפשרות מיטוב של הביצועים תוך כדי התמודדות עם עומסים שונים ועם חיישנים מגוונים.  הארוע, DSP IP for High Performance Sensor Fusion on an Embedded Budget, יתקיים במתכונת מקוונת בשעה 20:00 לפי שעון ישראל. ההדרכה תועבר על-ידי פיטר ואן דר וולף, המשמש כמהנדס פיתוח בכיר בסינופסיס.

למידע נוסף ורישום:

DSP IP for High Performance Sensor Fusion on an Embedded Budget

The growing use of a variety of sensors in edge devices – from wearables to virtual assistants to automotive radar/LiDAR – requires SoCs to have an optimal balance of DSP performance and low power/area. In addition, SoC developers must be able to easily scale their hardware architectures to handle a varying number of data streams while preserving their software investment; it’s just not practical to start over when the current or next design requires a higher or lower level of throughput.

In this webinar we will highlight some of the sensor fusion applications driving the need for more efficient digital signal processing, often combining classical filtering operations and AI-based decision making. Featuring the Synopsys ARC® VPX DSP family, we will explain key functions that can be optimized to handle a spectrum of sensor fusion workloads, while adhering to a single programming environment.

Speaker: Pieter van der Wolf

Pieter is a Principal R&D Engineer at Synopsys. He received his MSc and PhD degrees in Electrical Engineering from the Delft University of Technology. He was an Associate Professor at the Delft University of Technology before joining Philips Research in 1996. In 2006 he joined NXP Semiconductors when it was spun out of Philips Electronics. In 2009 he joined Virage Logic, which was subsequently acquired by Synopsys. He has worked on a broad range of topics including multi-processor architectures and system design methodologies.

וובינר סינופסיס לאימות תכנוני ALUs יתקיים ביום ד’ ה-18 במאי

ביום ד’, ה-18 במאי 2022, תקיים חברת סינופסיס (Synopsys) וובינר בתחום האימות של תכנון יחידות אריתמטיות לוגיות (ALU) באמצעות שימוש בלי האימות והבדיקה Synopsys VC Formal DPV (Datapath Validation). הוובינר יתמקד בשיטות הטובות ביותר כתיבת מודלים בשפת C/C++ לאימות התכנון, ויועבר על-ידי מומחה ה-EDA נילאביה דוטה (Neelabja Dutta), המשמש כמנהל בכיר בקבוצת Applications Engineering של חברת סינופסיס.

ההדרכה תהיה באורך של 60 דקות ותתחיל בשעה 21:00 לפי שעון ישראל. ההשתתפות ללא תשלום.

AI, Graphics, CPU, and many modern designs have arithmetic intensive blocks that are hard to verify with traditional techniques. Synopsys VC Formal DPV (Datapath Validation) has been the industry’s golden standard to get closure on datapath verification.

In this Synopsys webinar, we will discuss why you need a specialized formal verification tool to verify datapath. We will also present the do’s and don’ts of writing C/C++ models for the arithmetic blocks so that these C/C++ models are ready for formal equivalence checking with their RTL design implementation.

Following these best practices will help you get started with DPV successfully, reduce debug and run time, and maximize your verification efficiency. You will walk away with real knowledge on how best to write your C/C++ models for efficient datapath validation.

למידע נוסף והרשמה:

Writing C/C++ Models for Efficient Datapath Validation Using VC Formal DPV

 

הטכנולוגיות החדשות משנות את מודל הפעילות של יצרניות EDA

בתמונה למעלה: סטיב מקדונלד, סגן נשיא למכירות אירופה בחברת סינופסיס

השינויים העסקיים והטכנולוגיים בתעשיית השבבים משפיעים על האופן שבו יצרניות תוכנות ה-EDA עובדות מול התעשייה. בראיון ל-Techtime אמר סגן נשיא למכירות אירופה בחברת סינופסיס (Synopsys), סטיב מקדונלד, שהגידול במספר הטרנזיסטורים בשבב מייצר מגמות עסקיות חדשות ודורש מיצרניות כלי הפיתוח לספק תמיכה גדולה יותר בלקוחות. “חברות-ענק טכנולוגיות מעוניינות לפתח את השבבים שלהן בכוחות עצמן כדי להשיג שליטה מלאה בקניין הרוחני ובתהליכי הוצאת המוצר לשוק.

“ביצועים גבוהים דורשים התאמה מלאה של החומרה והתוכנה. לכן אנחנו רואים שאחת מהחברות הטכנולוגיות המובילות בשוק משתמשת במערכת הפעלה אחת על-גבי אבזרים שונים, והדבר הזה מתאפשר בזכות השליטה שלה בשבב המעבד. כבר בשנת 2015 שמנו לב שהחברות הגדולות רוצות להשיג שליטה מלאה בכל התהליך, ונערכנו לספק להן תמיכה ישירה. זוהי מגמה חזקה מאוד. אולם היעד המרכזי שלנו לא השתנה: לספק לתעשייה כלי פיתוח יעילים ובטוחים”.

כיצד אתם מושפעים מתהליכי הייצור החדשים?

“בפועל, רק חברות מעטות (וגדולות) נכנסות לייצור בתהליכים המתקדמים ביותר. מודל הרישוי והתמיכה בהן הוא שונה משאר התעשייה, מכיוון שהטכנולוגיות החדשות מייצרות מורכבות גדולה מאוד של תכנוני השבבים. הדבר דורש חדשנות גם בתחום כלי הפיתוח, ואנחנו עובדים קרוב מאוד אליהן כדי לוודא שהן יכולות לבצע תיכנונים. למעשה, אנחנו נחשפים אל המידע מראש. לפני שיוצא טרנזיסטור מסוג חדש, החברות מעדכנות אותנו כדי שנתאים את כלי הפיתוח לדרישות הייחודיות של התהליך. שיתוף הפעולה הזה קיים גם עם קבלניות הייצור (foundries). קיימים קשרים הדוקים מאוד בין יצרניות הסיליקון לבין חברות ה-EDA”.

מה אתה חושב על RISC-V הפתוחה?

“מדובר בארכיטקטורת פקודות, ולא במוצר ממשי. אנחנו מספקים מעבדים המבוססים על תכנון שלנו (ARC processors). החברות רוצות להוריד עלויות, אבל גם כאשר הן משתמשות בארכיטקטורת RISC-V, הן בסופו של דבר זקוקות לשירותים של מומחי תכנון שבבים, או בקניית תכנון קיים או לרכוש מעבדים שיוצרו על-ידי חברה אחרת. כך שלא ברור מהיכן יגיע החיסכון בעלויות. מבחינת סינופסיס כיצרנית כלי EDA, הכניסה של מעבדי RISC-V לשוק אינה מהותית, מכיוון שהכלים שלנו מתאימים לכל סוגי המעבדים”.

מה חדש בתחום המארזים המתקדמים?

“אנחנו רואים צמיחה גדולה מאוד בתחום המארזים מרובי-השבבים. היא מתבטאת בעלייה גדולה במספר הרכיבים הבנויים במתכונת של Chiplet. התכנונים נעשים גדולים מאוד, אבל קשה מאוד לייצר שבבים גדולים, ולכן התעשייה מחפשת דרכים לפצל אותם לפיסות סיליקון קטנות העובדות ביחד במארז מאוחד. יש שוק למארזים מרובי-שבבים מבוססי PCB, בעיקר כאשר הלקוחות מעוניינים להפחית את עלויות ה-BOM (רשימת החומרים).

“בתכנונים צפופים מאוד צריך לפצל את התכנון למספר פיסות סיליקון נפרדות כדי לקבל תפוקה (Yield) טובה יותר. לדעתנו זו הגישה הנכונה יותר וזה הפתרון שבנינו. המגמה הכללית של התעשייה היתה ללכת מהכיוון של מעגלים מודפסים (PCB): למזער אותם ולשלב אותם בתוך מארזי הרכיבים. אנחנו נקטנו בגישה ההפוכה: אנחנו באים מהכיוון של השבב ומחפשים דרכים יעילות לפצל אותו לפיסות סיליקון נפרדות”.

אתם מאמינים בבינה מלאכותית?

“בינה מלאכותית יכולה לממש במהירות משימות עיבוד מורכבות מאוד. בתחילת 2020 הכרזנו על פתרון DSO.ai, אשר מבצע אופטימיזציה של התכנון. למשל השגת נקודות אופטימום של הספק מול ביצועים, הספק מול תדר עבודה ועוד. בסוף אוגוסט 2021 סמסונג החליטה להשתמש גם בכלי הזה וגם במערכת PrimeShield הנעזרת בלימוד מכונה, כדי לתכנן את השבבים העתידיים שלה. אחד מהיתרונות היפים של מערכות בינה מלאכותית הוא שאלה מערכות לומדות. אנחנו יכולים להעניק להן את כל הידע שנצבר בחברה בשנים האחרונות ועל-ידי כך לשפר אותן. למעשה, אנחנו רואים שיפור מתמיד בביצועים של DSO.ai ושל PrimeShield”.

 

וובינר סינופסיס לתכנון RTL מוכוון הספק וביצועים

ביום ג’, ה-18 בינואר 2022 תקיים חברת סינופסיס (Synopsys) וובינר הדרכה בנושא שיפור תכנון שבבים באמצעות RTL להשגת ביצועים משופרים של הxפק ביצועים ושטח הסיליקון (Power-Performance-Area – PPA). ההדרכה תתקיים באנגלית במתכונת מקוונת בשעה 20:00 לפי שעון ישראל ותימשך 60 דקות. הוובינר יועבר על-ידי מומחים מחברת סינופסיס אשר יציגו מתודות מומלצות לניתוח סוגיות ההספק ואופטימיזציה של קוד ה-RTL באמצעות שימוש בפתרון RTL Architect של החברה.

למידע נוסף ורישום: Improving Design Power and Performance

Exploring the impact of RTL on implementation PPA has traditionally been very difficult since it was hard to connect the results to the source code.  The first difficulty occurs during elaboration and synthesis. The RTL is converted to gates and the references to the source code are lost.  The second difficulty is the gate-centric, implementation, PPA reports. The reports are designed to identify place and route issues on gate-level timing paths which is not useful to identify opportunities to improve RTL. In this webinar, Synopsys will demonstrate how to use RTL Architect™ to analyze power and restructure RTL.

Attend this Synopsys webinar to learn how to:

  • Analyze RTL to identify the largest contributions to power dissipation
  • Perform advanced glitch analysis using the hybrid PrimePower flow
  • Perform RTL restructuring tasks: group, ungroup and reparent

דוברים:

Jeffrey Lee, Applications Engineer, Senior Staff, Synopsys

Jeffrey Lee is a Product Engineer part of the New Product Introduction team. He is currently working on deploying RTL Architect to a broader customer base. His experience includes working on Design Compiler® NXT and Power Compiler™.

Vinkesh Prajapati, Applications Engineer, Senior Manager, Synopsys

Vinkesh Prajapati has over 15 years of experience in product and applications engineering focussing on RTL2GDSII solutions. He is currently managing the product engineering teams for RTL Architect and Design Planning solutions based out of Bangalore, India.

Jim Schultz, Product Marketing Manager, Synopsys

Jim Schultz is the product marketing manager for RTL Architect. He has a rich background that includes both chip design and product engineering in processor, network and security markets.

למידע נוסף ורישום: Improving Design Power and Performance

וובינר סינופסיס לתכנון שיתופי של שבבים יתקיים ב-10 לנובמבר

ביום ד’, ה-10 בנובמבר 2021, תקיים חברת סינופסיס (Synopsys) וובינר בתחום התכנון השיתופי של שבבים חדשים שבו משתתפים גם צוותי הפיתוח של המעגלים וגם צוותי הפיתוח של פריסת השבב המלא (Layout). שיתוף הפעולה בין הצוותים חיוני כדי להבטיח עמידה ביעדים החשמליים של המרכיבים האנלוגיים בשבב. הארוע, Enabling Effective Design & Layout Collaboration for Next Generation Analog and Mixed-Signal Designs, יתקיים במתכונת מקוונת בשעה 17:00 לפי שעון ישראל. ההדרכה תועבר על-ידי חברת סינופסיס ועל-ידי חברת Cliosoft.

Cliosoft and Synopsys will present the best practices that leading design teams are deploying to keep the communication flowing – especially in this time of remote work.  Attendees will gain insights on:

How to achieve effective design/layout collaboration to reduce the number of iterations, and shorten time to analog design closure, and Cliosoft SOS and Synopsys Custom Design Platform as a unified solution for full flow analog and mixed-signal design.

למידע נוסף ורישום: Effective Design & Layout Collaboration

Speakers:

Karim Khalfan (right) and Soni Kapoor
Karim Khalfan (right) and Soni Kapoor

Karim Khalfan, Vice President of Applications Engineering, Cliosoft.

Karim Khalfan is responsible for managing the Application Engineering group and the office of customer advocacy for the past 18 years. He has led various efforts to ensure the broad deployment of Cliosoft SOS design data and IP management across the semiconductor industry. Karim has received his Bachelor of Science degree in Computer Science from the University of Texas.
Soni Kapoor, Technical Marketing Manager, Synopsys

Soni Kapoor is a Technical Marketing Manager for Custom Design Solutions at Synopsys. He has 10 years of experience in the semiconductor and EDA industry with roles spanning from analog design and applications engineer to product management and marketing. He has published a variety of video white papers, and blogs on Analog/Custom Design and Layout methodologies.

וובינר סינופסיס להגנת הענן יתקיים ב-19 באוקטובר

ביום ג’, ה-19 באוקטובר 2021, תקיים חברת סינופסיס (Synopsys) וובינר בתחום הגנת הענן אשר יתמקד בחידושים בתחומי התקשורת המאובטחת באמצעות PCIe ו-CXL, ומתן פתרונות אבטחה בסיוע מערכת DesignWare® Security IP של החברה. הארוע, Defending the Cloud: PCIe and CXL Data Security for High-Performance Computing יתקיים במתכונת מקוונת בשעה 19:00 לפי שעון ישראל. ההדרכה תועבר על-ידי מנהלת שיווק פתרונות Security IP בחברת סינופסיס.

Cloud computing is going through a significant overhaul and continues to grow globally with increasing presence of hyperscale cloud providers for big data, high-performance computing (HPC), and analytics. In-house data centers are increasingly going off-premise, resulting in the co-location of data centers that manage and store data for companies and application developers to improve scalability and reduce IT costs.

This huge, and growing, amount of data with confidential and critical information must be protected. In addition, new laws and regulations to comply with data privacy rules, along with standards updates for PCI Express (PCIe) and CXL for Integrity and Data Encryption (IDE), put more pressure on solution providers to secure their systems and data starting with the SoC.

In this presentation, attendees will:

    • Learn about today’s known threats for cloud and edge computing systems
    • Understand new developments in PCIe and CXL security solutions, including IDEs
    • Walk through a cloud computing use case that addresses the applications’ security, performance, and latency requirements with DesignWare® Security IP

למידע נוסף ורישום: Defending the Cloud: PCIe and CXL Data Security for High-Performance Computing

אודות המרצה: Dana Neustadter

Dana is a Senior Manager of Product Marketing for Synopsys’ Security IP solutions. Dana has over 20 years of diversified experience in the security, IP, semiconductor and EDA industries. Prior to joining Synopsys, Dana held multiple senior leadership roles, including Director of Product Management and Board Director at Elliptic Technologies where she was responsible for the strategic vision and marketing of security IP. In addition, Dana held various leadership and engineering roles at Mitel Semiconductor, Chrysalis-ITS and Silicon Access Networks. Dana holds a Master’s and Bachelor’s degree in Electrical Engineering.

סינופסיס סיפקה את PrimeSim Reliability Analysis למספר יצרניות שבבים

חברת סינופסיס (Synopsys) דיווחה על מספר חברות שבבים אשר אימצו את הפתרון החדש שלה לסימולציה וניתוח אמינות השבבים המתוכננים, PrimeSim Reliability Analysis. בין החברות שהצטיידו במערכת: Dialog Semiconductor שנרכשה לאחרונה על-ידי רנסאס, TDK-Micronas, STMicroelectronics ו-AMD.

הפתרון מאחד מספר טכנולוגיות של החברה לבדיקת אותות אנלוגיים, אותות מעורבים ותכנונים מלאים, דוגמת PrimeSim Continuum, PrimeWave וטכנולוגיות של החברה שעברו הסמכה אצל יצרני שבבים גדולים. בין השאר הואר מאפשר לבדוק מרכיבים רבים בשבב, דוגמת איפיון תאים, בדיקות  סטטיות, שלמות אות ורעשים, ניתוח signoff של electromigration ומתח, התיישנות טרנזיסטורים מסוג MOS, סימולציה של כשלים אנלוגיים ועוד. הטכנולוגיות ששולבו ב-PrimeSim Reliability Analysis קיבלו הסמכה מ-TSMC וממפעלי הייצור של סמסונג, אינטל ו-GlobalFoundries.

טכנולוגיות PrimeSim Reliability Analysis הן חלק מפלטפורמת Synopsys Custom Design שקיבלה הסמכה לתקן ISO 26262 TCL1 וניתן להשתמש בהן באופן אמין בכדי לאמת בטיחות פונקציונלית עבור יישומי ASIL D. שילוב עם סביבת התכנון PrimeWave, שמהווה גם היא חלק מפתרון ה-PrimeSim Continuum, מספק חוויה רציפה של אימות אמינות ומאפשר ניהול סימולציה מאוחד, ניתוח חולשות, ויזואליזציה של תוצאות ובדיקות של תסריטי what-if.

כל הטכנולוגיות האלה מוכנות למימוש בענן. החברה מעריכה שהפתרון החדש מספק מענה לצורך בתכנון יעיל ואמין של הרכיבים המורכבים הנדרשים כיום בתעשיות הרכב, התעופה והחלל, הביטחון, הרפואה והתקשורת האלחוטית בעידן הדור החמישי.

למידע נוסף: PrimeSim Reliability Analysis

סינופסיס רוכשת את Code Dx עבור קו פתרונות האבטחה

חברת סינופסיס (Synopsys) רכשה את חברת Code Dx מניו יורק אשר יצאה מחברת Applied Visions בשנת 2015. החברה פיתחה את תוכנת Code Dx לפי הזמנה של משרד ביטחון המולדת בארה”ב (DHS), אשר ביקשה כלי תוכנה שיאפשר לנהל סיכוני אבטחה ביישומים ומספק גילוי אוטומטי, תיעדוף ותיקון פגיעויות תוכנה, במטרה להבטיח את שרשרת האספקה במטרה לאבטח את שרשרת האספקה של תוכנות הנמצאות בשימוש הממשל הפדרלי.

לא נמסרו פרטים על היקף העיסקה. סינופסיס מסרה שהעיסקה נועדה לחזק את פתרונות אבטחת האמינות ורמת האבטחה של יישומי תוכנה שהיא מספקת. לפני הרכישה השתתפה Code Dx בתוכנית השותפים הטכנולוגיים (Technology Alliance Partner) של סינופסיס ושתי החברות פיתחו שילוב חלק של פתרונות Code Dx במוצרי סינופסיס. חברת סינופסיס מספקת מוצרי אבטחת היישומים הכוללים בדיקות אבטחת יישומים סטטית, דינמית ,אינטראקטיבית וניתוח מרכיבי תוכנה (SCA, IAST, DAST, SAST).

לאחרונה השיקה סינופסיס את פתרון Intelligent Orchestration אשר יודע להגדיר, באופן אוטומטי, את בדיקות האבטחה המתאימות ביותר עבור מוצרי סינופסיס ובמוצרי צד שלישי, על בסיס מתווה של מדיניות סיכונים שנקבע מראש ועל בסיס שינויים שבוצעו ביישום. הטכנולוגיה של Code Dx מרחיבה את הפתרונות האלה באמצעות צבירה והתאמת תוצאות בדיקות אבטחה ממוצרי סינופסיס, מוצרי צד שלישי, ומוצרי קוד פתוח על-פני שלבים שונים, בכדי לספק דיווח מאוחד על סיכוני האבטחה.

“המורכבות והמהירות של פיתוח תוכנה מודרני דורשים להשתמש בריבוי של טכנולוגיות לבדיקות אבטחה ובמחזורי בדיקות מהירים”, אמר ג’ייסון שמיט, מנכ”ל קבוצת ה-Software Integrity של סינופסיס. הקבוצה מסייעת לצוותי פיתוח לבנות תוכנה מאובטחת באיכות גבוהה.

למידע נוסף:  www.synopsys.com/software-integrity.

וובינר סינופסיס לאימות הבטיחות של IP ו-SoC יתקיים ב-20 ביולי

ביום ג’, ה-20 ביולי 2021, תקיים חברת סינופסיס (Synopsys) וובינר בתחום הבדיקה והאימות הפונקציונלי של בטיחות תכנוני SoCs ושל מודולי IP באמצעות ניתוחי FMEDA, SPFM, LFM ו-PMHF, תוך שימוש בפתרון Synopsys FuSa של החברה. הארוע, Accelerate Functional Safety Certification of IP and SoC Designs – Part 2, יתקיים במתכונת מקוונת בשעה 21:00 לפי שעון ישראל. ההדרכה תועבר על-ידי מהנדס יישומים בכיר של חברת סינופסיס.

Random faults analysis process starts with FMEA (Failure Mode and Effect Analysis) and continues to FMEDA (Failure Mode Effect Diagnostic Analysis) for estimating the ISO 26262 metric for SPFM (Single Point Fault Metric), LFM (Latent Fault Metric) and PMHF (Probabilistic Metric for (Random) Hardware Failures). Validation of the FMEDA metric is done through fault injection testing. The challenge for verification engineers is how to get from the abstract level of FMEDA to the task of fault simulation to validate diagnostic coverage and Fsafe.

Complex IPs, however, pose many challenges to this established safety analysis process:
  • How to extract the IP hierarchy to be used for the FMEA/FMEDA analysis?
  • How to correctly define the Design Data for Failure Rate computation?
  • How to get from the abstract level of FMEDA to the task of fault simulation to validate diagnostic coverage and Fsafe?

This Synopsys webinar series will cover a high-level introduction to Synopsys FuSa solutions including Z01X and VC Formal that address these challenges, using OR1200 IP as the example.

למידע נוסף ורישום: Accelerate Functional Safety Certification of IP and SoC Designs

אודות המרצה:

Sai Karthik Madabhushi is a Synopsys Formal expert based in the UK. He has 16+ years of experience working on Formal Verification tools and developing Assertion IP. Prior to Synopsys, he has worked in Cadence IFV RD and been a Formal Expert for Jasper in Northern Europe (UK & Scandinavia). He currently manages clients and consulting work in Japan, Israel & Europe for Synopsys’ VC Formal.

וובינר סינופסיס לאפיון זיכרונות משובצים יתקיים ב-3 ביוני

ביום ה’, ה-3 ביוני 2021, תקיים חברת סינופסיס (Synopsys) וובינר בתחום המדידות והאיפיון של זכרונות באבזרי קצה מתקדמים, תוך שימוש בפתרון Synopsys Star Memory System של החברה. הארוע, Embedded Memories Diagnosis Flow for Advanced Technology Nodes, ייערך בשיתוף עם חברת STMicroelectronics ויתקיים בשעה 20:00 לפי שעון ישראל.

STMicroelectronics is designing complex SoCs in advanced technology nodes, containing tens of thousands of embedded memories. Many divisions at STMicroelectronics chose to use the Synopsys Star Memory System (SMS) IP for test, repair and bitmap of their most advanced products. This presentation describes the flow setup by STMicroelectronics R&D and Networking divisions to test and bitmap embedded memories using Synopsys tools SMS Yield Accelerator and Yield Explorer. A comprehensive demo will also be shown.

למידע נוסף ורישום: Embedded Memories Diagnosis

 

 

אודות הדוברים:

Dr. Yervant Zorian is a Chief Technologist and Fellow at Synopsys. Formerly, he was Vice President and Chief Scientist of Virage Logic, Chief Technologist at LogicVision, and a Distinguished Member of Technical Staff AT&T Bell Laboratories. He is currently the President of IEEE Test Technology Technical Council (TTTC), the founding chair of the IEEE 1500 Standardization Working Group and an Adjunct Professor at University of British Columbia. He served as the General Chair of the 50th Design Automation Conference (DAC), 50th IEEE International Test Conference (ITC) and several other symposia and workshops.
Dr. Zorian holds over 40 US patents, has authored five books, published over 350 refereed papers and received numerous best paper awards. A Fellow of the IEEE since 1999, Dr. Zorian was the 2005 recipient of the prestigious Industrial Pioneer Award for his contribution to BIST, and the 2006 recipient of the IEEE Hans Karlsson Award for diplomacy.
He received an MS degree in Computer Engineering from University of Southern California, a PhD in Electrical Engineering from McGill University, and an MBA from Wharton School of Business, University of Pennsylvania.

Nelly Feldman is a technical expert in Design-For-Test, Volume Diagnosis and Statistical analysis at STMicroelectronics. She has worked for 15 years in the Microcontroller Division as Design-For-Test leader.  She is currently part of the R&D organization in STMicroelectronics to develop and support Volume Diagnosis and Statistical Analysis flows. She is deeply involved in the yield improvement programs of advanced CMOS/FinFet technologies.  In her free time, she enjoys sports and travels. Nelly received her Master’s degree in Engineering in 1999 from Marseille South of France.

Christophe Suzor is currently the application solutions manager in the Silicon Lifecyle Management (SLM) Analytics group, Chris is a chemical engineer (1992) from Australia, worked for TEL in Japan on semiconductor manufacturing equipment, then Philips semiconductors fab in Holland, before joining Electroglas in France on test equipment and yield software, and finally with Synopsys since 2005 where he helped develop the design-centric yield and diagnostics software Yield Explorer, and now works with customers globally to provide solutions for their yield and production ramp requirements.

Karen Darbinyan is a Senior Manager at Synopsys Inc based in Mountain View, CA. He specializes in embedded memory testing and embedded measurements issues. At Advanced Technology Group department, he leads STAR memory System (SMS) and STAR Hierarchical System (SHS) R&D architecture team.
Born in Yerevan, Armenia he went to school and graduated from Yerevan State Engineering University receiving his master’s degree in Computer Science.
Before joining to Synopsys at 2010, Karen also held technical leading positions at Virage Logic, Credence and Heuristic Physics Laboratories US based companies.

למידע נוסף ורישום: Embedded Memories Diagnosis

וובינר סינופסיס לאימות SoC באמצעות FPGA וכלי ניתוח

ביום ג’, ה-18 במאי 2021, תקיים חברת סינופסיס (Synopsys) וובינר בתחום האצת הבדיקה של אבות טיפוס של רכיבי SoC באמצעות FPGA כלי ניתוח ייעודיים הבודקים את התכנון. הוובינר, Enabling Faster Time to First Prototype using FPGA Synthesis Tools, יתקיים בשעה 20:00 לפי שעון ישראל.

FPGA prototyping is one of the main verification tools used when designing an SoC. There are many requirements for developing prototypes ranging from handling DesignWare IP to automated gated clock conversion. Synopsys’ ProtoSynthesis Software provides customers with the capability to develop a single FPGA prototype quickly and efficiently, and supports DesignWare IP and Unified Power Format (UPF).

This Synopsys webinar will cover: How to complete a gated clock conversion; Enabling DesignWare IP within an FPGA prototyping project; How to include power management intent in an FPGA prototype.

Speakers: Nilesh Shilankar and Poojitha Bommu

Nilesh Shilankar is Sr. Applications Engineer at Synopsys for FPGA-based synthesis software tools. Prior to joining Synopsys, Nilesh worked with leading semiconductor and EDA companies as a Product Engineer and Applications Engineer. Nilesh holds a bachelor’s degree in Electronics Engineering and has pursued a PG Diploma in VLSI from the Center for Development of Advanced Computing.

Poojitha Bommu is an Application Engineer for FPGA-based synthesis software tools in the Verification Group at Synopsys. She has 4 years of experience on Synopsys FPGA synthesis and prototyping tools. She has worked with many FPGA implementation and prototyping based customers to achieve their design requirements. She holds a BTech degree in Electronics and Communications from Amrita University, Bengaluru, India.

למידע נוסף ורישום:

Faster Time to Prototype using FPGA Synthesis Tools

תוכנות קוד-פתוח יתומות מייצרות סיכונים חמורים

השילוב של תוכנות קוד פתוח בתוך יישומי תוכנה מסחריים מקל מאוד על תהליך פיתוח התוכנות ומקצר אותו משמעותית. אולם מחקר חדש שבוצע על-ידי צוות Black Duck של חברת סינופסיס (Synopsys) מגלה שליתרונות האלה יש מחיר כבד מאוד, שרוב המשתמשים אינם מודעים לו. הצוות בדק 1,500 יישומי תוכנה מכל התעשיות, וגילה שבכולם יש מודולים שפותחו מחוץ לחברה על-ידי קבוצות מתכנתים שעבדו במתכונת של קוד פתוח. הבעיה נעוצה בכך שרבים מהם לא עומדים בתקני הבטיחות הנדרשים.

חמור מכך, במקרים רבים מדובר במודולים שפותחו בעבר והמפתחים המתנדבים הפסיקו לתמוך בהם – אלה מודולים שלא מקבלים עדכונים ולכן הופכים לבעיית אבטחה ראשונה במעלה. תוצאות המחקר פורסמו על ידי סינופסיס במסגרת הדו”ח 2021 Open Source Security and Risk Analysis, הניתן להורדה בחינם. הצוות גילה סיכוני אבטחה הנובעים מקוד פתוח בכ-95% מכל תוכנות השיווק (CRM). בתחום הבריאות, נמצאו מודולי קוד פתוח ב-98% מהתוכנות, כאשר ב-67% מהם התגלו חולשות אבטחה.

התופעה חוזרת על עצמה בתעשיות רבות. כך למשל, מודולי קוד פתוח נמצאו ב-97% מהתוכנות המספקות שירותים פיננסיים, כאשר ב-60% מהמודולים אותרו חולשות אבטחה. בתחום המסחר האלקטרוני, 92% מהיישומים משתמשים במודולי קוד פתוח שכ-71% מהם מהווים סיכון אבטחתי. אנליסט האבטחה של חברת סינופסיס, טים מייקי, אמר שיותר מ-90% ממודולי הקוד הפתוח, הם מודולים שהתמיכה בהם הופסקה לפני יותר משנתיים.

 

החברות צריכות להשקיע בפרוייקטי קוד פתוח

זהו נתון מדהים. מייקי: “בניגוד לתוכנה מסחרית שבה היצרנים יכולים לדחוף עדכונים למשתמשים, תוכנות הקוד הפתוח תלויות במעורבות אקטיבית של המשתמשים. וכאשר הם לא מעורבים בשימור הקוד הפתוח, התרומה שלו דועכת עם הזמן. התופעה של פרוייקטי קוד פתוח ‘יתומים’ אינה הבעיה היחידה, אולם כאשר היא מופיעה, ההתמודדות עם בעיות אבטחה נעשית קשה יותר.

“הפתרון לבעיה הוא פשוט מאוד: החברות צריכות להשקיע בפרוייקטי הקוד הפתוח שהתוכנות שלהן נשענות עליהם, כדי להבטיח שהם נשארים פעילים”. להערכת עורכי הסקר, הבעיה מחמירה: בשנת 2020 אותרו בעיות אבטחה ב-84% מכל מודולי הקוד הפתוח ששולבו בתוכנות מסחריות. מדובר בעלייה של 9% בהשוואה לשנת 2019. במקביל, שיעור המודולים שבהם מדובר בבעיית אבטחה מסוכנת מאוד צמח מ-49% בשנת 2019 לכ-60% בשנת 2020.

חברת סינופסיס תקיים בשבוע הבא סמינר המציג את ממצאי המחקר והדרכים להתמודד עם התופעה.

למידע נוסף: Open Source Trends, Risks & Management

האצת בדיקות סופיות באמצעות פלטפורמת RTL Static Signoff

Many SoC designers continue to look for ways to shorten the overall design cycle, address shrinking schedules, and spend engineering resources on differentiating their products. To address the challenges faced by SoC designers, they typically use a single point tool within a traditional SoC design cycle.

This tends to cause spending a substantial amount of time ensuring alignment amongst different tools, leaving less time for important design analysis tasks and meeting signoff targets. By utilizing a unified platform for static signoff, the verification of SoCs can be accelerated. This webinar delves into challenges of a typical static solution as a point tool and how VC SpyGlass RTL signoff solution can help address these challenges.

Rimpy Chugh is a Senior Product Marketing Manager in the Verification Group at Synopsys, with 10 years of experience in EDA and functional verification. Prior to joining Synopsys, Rimpy held field applications and verification engineering positions at Mentor Graphics, Cadence and HCL Technologies. She holds an MBA from Indian Institute of Management, and a Bachelor of Technology from YMCA Institute of Technology, India.

Lokesh Ahuja is a Staff Applications Engineer in Verification group at Synopsys, with 13 years of experience in EDA with deep expertise in static verification. Prior to joining Synopsys, Lokesh gained expertise on SpyGlass at Atrenta. He has a Bachelor’s degree in Electronics and Communication Engineering. He is currently working as a Reset Verification Specialist and supports various customers on their flows and methodologies.

For more information and registration: Faster Closure using Advanced RTL Static Signoff Platform

וובינר סינופסיס ל”מיתוג שעונים” יתקיים ב-28 באפריל 2021

ביום ד’, ה-28 באפריל 2021, תקיים חברת סינופסיס (Synopsys) את חלקו הראשון של הוובינר לאסטרטגיות מיתוג שעונים (Successful Strategies to Verify Clock Gating using VC Formal). מיתוג שעונים היא טכניקה נפוצה להפחתת צריכת ההספק של הרכיב באמצעות השבתת אותות השעון במודולים שאינם פעילים ברגע נתון. הוובינר יציג דוגמאות אמיתיות הממחישות כיצד לבצע ולאמת את המיתוג של אותות השעון באמצעות אפליקציית VC Formal Sequential Equivalence Checking של חברת סינופסיס.

הוובניר יתקיים בשני חלקים, כאשר החלק הראשון מיועד למהנדסים שרק מתוודעים אל הנושא, ויציג תפיסות בסיסיות ונושאים מתקדמים. החלק השני מיועד למהנדסי RTL ואימות מנוסים, אשר רוצים לשפר את יכולת התכנון שלהם. הסמינר יועבר על-ידי סודיפטה קונדו (Sudipta Kundu), המשמש כמהנדס בכיר בקבוצת האימות של סינופסיס. קונדו מוביל קבוצות מחקר רבות בסינופסיס, והיה הארכיטקט הראשי של אפליקציית VC Formal Sequential Equivalence Checking.

בארוע יתארח גם מנהל קבוצת האימות במרכז הפיתוח של סמסונג בטקסס ובמעבדת המחשוב המתקדם של החברה קליפורניה, שואן פנג (Xiushan Feng). הוא יציג פרקטיקות מומלצות שנרכשו במהלך 10 שנות נסיון בפיתוח שבבים, אשר מבטיחות כיצד לבצע אימות פורמלי אמין של תכנוני מיתוג שעונים. ההשתתפות בסמינר היא חינם, אולם כרוכה ברישום מראש.

למידע נוסף ורישום: Successful Strategies to Verify Clock Gating

שיתוף פעולה בין סמסונג וסינופסיס בתכנון וייצור מעבדים

חברת סינופסיס (Synopsys) וחטיבת שירותי ייצור השבבים של סמסונג, Samsung Foundry, פיתחו פתרון משותף לתכנון וייצור מעבדים חזקים המיוצרים בטכנולוגיות המתקדמות של של 7 ננומטר ומטה. מנהל קו המוצרים בקבוצת התכנון הדיגיטלי בחברת סינופסיס, ארווינד נריאנאן (בתמונה למעלה), סיפר ל-Techtime ששיתוף הפעולה ממוקד בתכנון וייצור מעבדי CPU, מעבדי GPU, מעבדים ליישומים ניידים ומעבדים הממוקדים בשוקי יעד צומחים כמו תעשיית הרכב, בינה מלאכותית ותשתיות ענן.

נריאנאן: “משמעות שיתוף הפעולה בינינו היא שכל התהליכים המתקדמים שסמסונג מפתחת יהיו מותאמים לסביבת התכנון שלנו (Fusion Design Platform) וכל הכלים שלנו יותאמו לעבודה אופטימלית מול סביבת הפיתוח של סמסונג. אנחנו מבצעים אופטימיזציה של סביבת הייצור של סמסונג ושל סביבת הפיתוח של סינופסיס, כדי שיספקו ביחד פתרון תכנון וייצור מלא”.

אלפי יחידות עיבוד בכל שבב

לדבריו, שיתוף הפעולה נולד מתוך הצורך להתמודד עם שבבים מסוג חדש: “הלקוחות דורשים היום מערכות שהן מהירות מאוד, מבצעות חישובים מאוד אינטנסיביים, אבל חסכוניות מאוד בהספק. אנחנו מדברים על אלפי יחידות עיבוד בהספקים מאוד נמוכים אשר יכולות לעבוד בצורה משולבת. הדוגמא המובהקת לכך היא תחום מעבדי הבינה המלאכותית. מדובר בשבבים גדולים מאוד אשר צריכים לעבוד במהירויות שעון גבוהות מאוד ולטפל בכמויות מידע עצומות.

“הם כוללים עשרות אלפי מודולים מקושרים אשר צריכים להיות מתואמים וחסכוניים באנרגיה. בין השאר, בפלטפורמת פיוז’ן שילבנו טכנולוגיות לימוד מכונה שיוכלו להתמודד עם האתגר הזה. הן נועדו להקל על תכנון השבבים באמצעות בניית מודלים המאפשרים להעריך את העומסים על השבבים כשהם ייכנסו למוצרים ויתחילו לעבוד”.

סינופסיס ישראל תורמת למד”א ניידת קורונה

חברת סינופסיס מספקת כלי תכנון אלקטרוניים לרכיבים ותוכנות ומודולי IP לשילוב בתכנוני שבבים. בחודש פברואר השנה היא רכשה את חברת Terrain EDA הישראלית (מיקנעם), אשר הוקמה במאי 2016 על-ידי המנכ”ל גלעד טל, הטכנולוג הראשי דרור בריל והיו”ר אלי פרוכטר (לשעבר מייסד חברת EZchip שנמכרה ב-2016 למלאנוקס). החברה פיתחה את תוכנת VerIDE המקצרת את זמני הפיתוח של שבבים באמצעות שפת SystemVerilog, ומוסיפה לתהליך מרכיבים של אוטומציה.

כיום מעסיקה סינופסיס כ-160 עובדים בישראל. עובדי החברה תרמו למד”א כ-215,000 שקל כדי לסייע ברכישת ניידת בדיקות קורונה, שנכנסה השבוע לפעולה. אהוד לוונשטיין, מנכ”ל סינופסיס ישראל מסר: “משבר הקורונה מציב אתגרים חסרי תקדים בפני אזרחי העולם וישראל. קשה למצוא יעד טוב יותר לתרומה של סינופסיס העולמית ועובדיה בישראל מאשר ארגון מגן דוד אדום”.

מימין לשמאל: אהוד לוונשטיין מנכ''ל סינופסיס ישראל ואלי בין מנכ''ל מדא. צילום: ליאור קליינברג
מימין לשמאל: אהוד לוונשטיין מנכ”ל סינופסיס ישראל ואלי בין מנכ”ל מדא. צילום: ליאור קליינברג

סינופסיס תפתח מערכת אוטומטית לאבטחת שבבים

הסוכנות למחקרי בטחון מתקדמים בארה”ב (DARPA) בחברה בחברת סינופסיס (Synopsys) כספקית ראשית בתכנית המימוש האוטומטי של סיליקון מאובטח (AISS). מטרת התכנית היא לבצע אוטומציה של הכללת מנגנונים סקלביליים לאבטחת חומרה ב-IP ובמערכות על גבי שבב. התוכנית תימשך ארבע שנים ובמהלכה סינופסיס תשתף פעולה עם מומחים אחרים מהמגזר הפרטי ומאוניברסיטאות, כולל ARM, בואינג, UltraSoC וגורמי אקדמיה בארה”ב.

התרחבות השימוש בשירותי IoT מביאה עימה סכנות חדשות, במיוחד התמקדות של מדינות והאקרים בחולשות החומרה כדי לפרוץ את רכן את המערכות. הסוכנות האמריקאית לפיתוח ביטחוני מתקדם (DARPA) מעריכה שהתעשייה מתקשה להתמודד עם האתגר הזה ממספר סיבות: מחסור בידע, העלות והמורכבות של יישום פתרונות אבטחת חומרה, ומחסור בכלי תכנון מוכווני אבטחה ובקניין רוחני (IP) הולם. הבעיה הופכת לסיכון בטחוני מרגע שרכיבים לא מאובטחים מותקנים במערכות קריטיות.

הגנה כוללת מרמת הזליגה האלקטרומגנטית ועד לשרשרת האספקה

על הרקע הזה הסוכנות יזמה את תוכנית היישום האוטומטית של אבטחת רכיבים (Automatic Implementation of Secure Silicon – AISS). המטרה: פיתוח תהליך אוטומטי להטמעת מערכי אבטחה בתוך השבב בלא פגיעה ביעדים האחרים של התכנון. המטרה המוצהרת של התוכנית: קיצור זמן ההטמעה של מערך אבטחה (ברמת RTL) בתוך השבב מ-12 חודשים – לשבוע אחד בלבד. הקבוצה שנבחרה לפיתוח הפתרון כוללת את חברת סינופסיס, ARM, בואינג, יבמ ומספר אוניברסיטאות בארצות הברית.

מנהל התוכנית ב-DARPA, סרג’ ליף, אמר שהפיתוח מיועד לספק מענה לארבעה איומים עיקריים: התקפות המבוססות על מידע פיסיקלי הקשור לפעולת המערכת (side channel attacks) כמו למשל, שינויים בצריכת ההספק, שינוי בטמפרטורות, צלילים, הפרעות אלקטרומגנטיות וכדומה; השתלת מודול עויין בתוך התכנון (Hardware Trojan); הנדסה הפוכה (Reverse Engineering) והתקפות על שרשרת האספקה (למשל זיוף רכיבים).

הפרוייקט יתנהל בשני ערוצים במקביל: הערוץ הראשון יתמקד בפיתוח “מנוע אבטחה” שיספק יכולת אוטומטית להגנת החומרה המתוכננת. הוא יובל על-ידי סינופסיס ויתבצע על-גבי פלטפורמת ARM. הערוץ השני יתמקד בפיתוח מערך המספק הגנה מלאה על שרשרת האספקה כדי למנוע חדירת רכיבים מזוייפים למערכות קריטיות. הוא יובל על-ידי נורתרופ גרומן בשיתוף עם חברת יבמ.

סינופסיס הכריזה על פלטפורמה לתכנון רכיבים מרובי-שבבים

חברת סינופסיס (Synopsys) הכריזה על פלטפורמת התכנון החדשה 3DIC Compiler, המיועדת לספק סביבה מלאה לתכנון מערכות מרובות פיסות סיליקון (multi-die) ב-2.5 וב-3 ממדים במארז יחיד. הפלטפורמה כוללת יכולות בחינת חלופות לארכיטקטורת שבבים, תכנון, מימוש ו-signoff, אופטימיזציה של אותות, צריכת הספק ושלמות תרמית (thermal integrity) – בפתרון אחד. ג’איהונג פארק, סגן נשיא לפיתוח פלטפורמות תכנון בסמסונג, אמר ש-3DIC Compiler של סינופסיס, “מהווה מוצר המשבש את השוק. הוא מגדיר מחדש את עבודת התכנון של פתרונות מרובי פיסות סיליקון”.

בשנים האחרונות הפכה אינטגרציה של פיסות סיליקון ב-2.5 וב-3 ממדים לגורם משמעותי בתעשייה, והיא דוחפת את השימוש בארכיטקטורות מארזים חדשות כמו chiplets ומערום פיסות סיליקון (stacked-die), בשילוב עם זיכרון בעל פס רחב או זמן גישה נמוך, המשולבים בתוך מארז מאוחד. ההתפתחות הזאת יצרה מצב שבו הדרישות לזיווד שבבים נעשו דומות לדרישות תכנון מעגלים משולבים, וכוללות מאות אלפי חיבורים בין פיסות סיליקון.

אומנם כלים מסורתיים לזיווד שבבים שולבו בכלים הקיימים לתכנון מעגלים משולבים, אך לעיתים רבות השילוב היה רופף. בנוסף, הכלים האלה מוגבלים ומתקשים להתמודד עם דרישות התכנון המאפיינות את ארכיטקטורות 3DIC החדשות.

שיתוף פעולה עם Ansys

ה-3DIC Compiler של סינופסיס בנוי על בסיס מודל נתונים של תכנון שבבים. הכלי מאפשר תכנון של הפרויקט, בחינת חלופות לארכיטקטורות, תכנון השבב, מימוש, ניתוח ו-sign-off – הכל בסביבה אחת. בנוסף, 3DIC Compiler מספק יכולות ויזואליזציה ייחודיות דוגמת צפייה ב-360 מעלות בתלת-מימד, cross probing וכיו”ב. סינופסיס שיתפה פעולה עם Ansys, ושילבה בפלטפורמה את RedHawk של Ansys, הכולל יכולות ניתוח מוכחות בסיליקון. האנוטציה האוטומטית לאחרו בין RedHawk לבין ה-3DIC של סינופסיס מאפשרת התלכדות הרבה יותר מהירה עם פחות איטרציות ביחס למצב שבו משתמשים בפתרונות נפרדים.

“ניתוח של צריכת הספק ושל חום בפיסת סיליקון יחידה ומבודדת כבר לא מספיק בסביבה של פיסות סיליקון מרובות. יש לנתח את המערכת המלאה ביחד”, אמר ג’ון לי, סגן נשיא ומנכ”ל בחברת Ansys. “האינטגרציה שלנו עם ה-3DIC Compiler של סינופסיס, מאפשרת למתכנני שבבים לבצע אופטימיזציה טובה יותר של המערכת שלהם בהיבטי שלמות האותו, שלמות ההספק והשלמות התרמית, ולהשיג התלכדות מהירה יותר ב-sign-off”.

למידע נוסף: www.synopsys.com/implementation-and-signoff/3dic-design.html 

סינופסיס הכריזה על תמיכה ב-TensorFlow Lite למיקרו-בקרים

חברת סינופסיס הכריזה שהיא תומכת בתוכנת TensorFlow Lite for Microcontrollers של גוגל, שעברה התאמה למעבדי DesignWare ARC של סינופסיס. תוכנת TensorFlow Lite for Microcontrollers מיועדת לרוץ על שבבים בעלי זיכרון מוגבל של כמה קילובייטים בלבד. היא מתוכננת לממש מודלים של למידת מכונה ליישומים כמו זיהוי מילים להפעלת מכשירים (wake-word detection), סיווג תנועות (gesture classification) וסיווג תמונות (image classification).

“תוכנת TensorFlow Lite for Microcontrollers מאפשרת למפתחים ליצור במהירות מודלים של למידת מכונה במכשירים בעלי צריכת הספק נמוכה”, אמר פיט וורדן, מנהל טכני בגוגל.  ממשק התוכנה למעבדי ARC משתמש בספריית התוכנה embARC Machine Learning Inference התומכת בכל מעבדי ARC EM ו-ARC HS המצוידים ביכולות DSP. מעבדים אלה כוללים את הדגמים החסכוניים ARC EM5D, EM7D, EM9D ו-EM11D ואת המעבדים עתירי הביצועים ARC HS45D ו-ARC HS47D. הספרייה מופצת כתוכנת קוד פתוח חינמית באתר האינטרנט embARC.org.

“יעילות בצריכת הספק וביצועים הם דרישות מפתח למימוש פונקציונליות של למידת מכונה במכשירי קצה”, אמר ג’ון קוטר, סגן נשיא בכיר לשיווק IP ואסטרטגיה בסינופסיס. “מיטוב הממשק של תוכנת TensorFlow Lite for Microcontrollers למעבדי ARC EM ו-ARC HS המצוידים ביכולות DSP מאפשר למפתחי SoC להאיץ את הפריסה של יכולות הסקה באמצעות למידת מכונה על גבי מכשירים שתכנוני ה-AI שלהם מבוססים על מעבדי ARC המיועדים לשוק ה-IoT”.

סינופסיס רכשה את המתחרה של אופטימל פלוס

שתי עסקאות רכישה נפרדות שבוצעו השבוע מייצרות תמונת תחרות חדשה בשוק ניתוח תהליכי הייצור של מפעלי שבבים. חברת סינפוסיס (Synopsys) רכשה את חברת Qualtera הצרפתית אשר פיתחה תוכנה מבוססת ביג-דטה האוספת מידע מתהליכי הייצור ושרשרת האספקה של מפעלי ייצור שבבים, מנתחת אותו ומספקת תובנות המאפשרות לשפר את תהליכי הייצור ואת התפוקה של המפעלים. קוולטרה היא מתחרה ישירה של חברת אופטימל פלוס מחולון (Optimal Plus), אשר נימכרה לפני כשבוע לחברת נשיונל אינסטרומנטס (NI) תמורת כ-365 מיליון דולר.

סינופסיס לא מסרה מה היקף העיסקה, אולם לקוחותיה של קוולטרה הן חברות ייצור שבבים, חברות פאבלס וחברות המספקות שירותי אריזת השבבים (OSAT). חברת קוולטרה הוקמה בעיר מונפלייה בשנת 2010 ומעסיקה כ-25 עובדים. עד היום היא גייסה כ-4.5 מיליון דולר מקרנות הון סיכון. המערכת שלה אוספת את המידע לאחר תהליך הייצור, ובכך משלימה את פתרון האנליטיקה של סינופסיס, הכולל כיום את החבילות Synopsys Yield Explorer ו-Synopsys TestMAX, האוספים מידע מקבצי התכנון לפני תחילת הייצור. ביחד, סינפוסיס מתכננת לספק פתרון אנליטיקה מלא לכל התהליך של ייצור שבבים.

התחרות עוברת מחברות קטנות לחברות גדולות

המתחרה הישראלית, אופטימל פלוס, היא חברה גדולה יותר. היא פיתחה תוכנה מבוססת אנליטיקס וביג דטה אשר אוספת מידע מכל מרכיבי שרשרת האספקה בתהליכי הייצור של שבבים ושל מוצרי אלקטרוניקה, כדי לנתח אותו ולהפיק ממנו תובנות שיאפשרו לשפר את איכות הייצור ולהפחית את שיעור המוצרים הפגומים.

החברה מעסיקה כ-240 עובדים ומכירותיה בשנת 2019 הסתכמו בכ-51 מיליון דולר. להערכת אופטימל פלוס, התוכנה שלה בודקת כ-100 מיליארד שבבים בשנה. בין לקוחותיה: און סמיקונדקטור, NXP, אנבידיה, מארוול, קואלקום, זיילינקס ו-AMD. בעקבות שתי העסקאות האלה, מסתמנת מפת תחרות חדשה בשוק הזה: במקום חברות סטארט-אפ קטנות או בינוניות – התחרות עובדת למאבק בין שתי חברות גדולות מאוד: חברת נשיונל אינסטרומנטס וחברת סינופסיס.

נשיונל אינסטרומנטס היא מהחברות הגדולות בעולם בתחום מערכות הבדיקה האוטומטיות, ונסחרת בנסד”ק לפי שווי שוק של כ-5.2 מיליארד דולר. סינופסיס היא יצרנית מובילה של תוכנות לתכנון אלקטרוני, קניין רוחני לתעשיית השבבים ותוכנות לבדיקת איכות תוכנות. מכירותיה מסתכמות בכ-860 מיליון דולר ברבעון והיא נסחרת בנסד”ק לפי שווי שוק של כ-28.5 מיליארד דולר.

סינופסיס הכריזה על מעבדי ARC חדשים בעלי 64/32 סיביות

בתמונה למעלה: ערכת פיתוח למעבדי ARC HS

חברת סינופסיס הכריזה על משפחה חדשה של מעבדים ממשפחת ARC מרובי ליבות. המעבדים החדשים מופיעים במתכונת של קניין רוחני (IP) במסגרת ספריית הקניין הרוחני DesignWare של החברה.  ההכרזה כוללת את מעבדי ARC HS5x בעלי 32 סיביות ומעבדי ARC HS6x בעלי 64 ביט. הם מבוססים על ארכיטקטורת ISA החדשה, ARCv3. כאשר מייצרים אותם בתהליך של 16 ננומטר הם מספקים עוצמת עיבוד של עד 8,750DMIPS לליבה.

בגרסא מרובת הליבות, מעבדי ARC HS החדשים כוללים מארג קישוריות פנימי (interconnect) המקשר עד 12 ליבות ותומך בממשקים המתחברים אל עד 16 מאיצי חומרה. הם נתמכים בידי ערכת הפיתוח ARC MetaWare, המחוללת קוד יעיל. הם מיועדים לשימוש בכונני SSD, מערכות בקרה, מערכות מידע ובידור בכלי רכב, תחנות בסיס אלחוטיות, מערכות בקרה אלחוטית ונתבי רישות ביתיים. המעבדים תומכים בפעולות וקטוריות של F16, F32 ו-F64 עם שיהוי צבירה של עד שני מחזורי שעון.

כמו כל מעבדי ARC, גם הם ניתנים להגדרת תצורה ומממשים טכנולוגיית ARC Processor Extension, המספקת תמיכה בהוראות תפורות וייעודיות עבור הצרכים הייחודיים של כל יישום. “יישומים משובצים כמו SSDs, בקרה אלחוטית ורשתות ביתיות הופכים ליותר ויותר מורכבים ודורשים שיפורים ניכרים בביצועים במסגרת תקציבי צריכת הספק ושטח מוגבלים”, אמר ג’ון קוטר, סגן נשיא בכיר לשיווק ואסטרטגיית IP בסינופסיס.

“היציאה לשוק של ה-ARCv3 ISA החדש וההשקה של מעבדי ARC HS5x ו-HS6x, מאפשרים למתכננים להתמודד עם דרישות הביצועים הגוברות עבור התכנונים המשובצים שלהם היום ובעתיד”. מעבדי ה-DesignWare ARC HS5x ו-HS6x מתוכננים להיות זמינים ברבעון השלישי של 2020. המעבדים החדשים יכללו את ה-ARC HS56, HS57D, HS58, HS66, HS68 וגרסאות מרובות ליבות (HS56MP, HS57DMP, HS58MP, HS66MP, HS68MP) של כל אחד מהמעבדים.

סינופסיס רכשה את Terrain הישראלית ואת DINI

חברת סינופסיס (Synopsys) השלימה בשבועות האחרונים שתי רכישות בתחום התכנון האלקטרוני (EDA). לפני כשבועיים היא רכשה את חברת Terrain EDA הישראלית (יקנעם), אשר הוקמה במאי 2016 על-ידי המנכ”ל גלעד טל, הטכנולוגי הראשי דרור בריל ועל-ידי היו”ר אלי פרוכטר, לשעבר מייסד חברת EZchip שנמכרה למלאנוקס בפברואר 2016 תמורת כ-811 מיליון דולר.

החברה פיתחה את תוכנת VerIDE המקצרת את זמני הפיתוח של שבבים באמצעות שפת SystemVerilog, ומוסיפה תהליך מרכיבים של אוטומציה. אחד מהמשקיעים המרכזיים בחברה היה אביגדול וילנץ. סכום העיסקה לא נמסר. בשבוע שעבר היא גם רכשה את חברת DINI Group מקליפורניה, אשר מפתחת כרטיסים ופתרונות מבוססי FPGA (בתמונה למעלה) המאפשרים לייצר אבטיפוס של השבב באמצעות FPGA, כדי לבדוק את תיפקוד התכנון וכדי להתחיל בכתיבת תוכנה כבר בשלבי התכנון הראשונים.

החברה הסבירה שהעיסקה נובעת מהצורך הגובר לבצע תיקוף תכנון ותוכנה בשלבים מוקדמים, לאור הגידול המהיר בשימוש ברכיבי SoC ביישומי רכב, בינה מלאכותית, תקשורת הדור החמישי (5G) ומחשוב עתיר ביצועים (HPC), ולאור הגידול בהיקף התוכנה המוטמעת ברכיבים האלה. גם במקרה הזה לא נמסרו תנאי העיסקה, מכיוון שהם נחשבים לא מהותיים למאזן הכספי של סינופסיס.

חברת סינופסיס מספקת כלי תכנון אלקטרוניים לרכיבים ותוכנות. ברבעון הראשון של שנת הכספים 2020 הסתכמו מכירותיה בהיקף של כ-834.4 מיליון דולר, בהשוואה לכ-820.4 מיליון דולר ברבעון המקביל אשתקד. החברה נסחרת בנסד”ק לפי שווי שוק של כ-21.3 מיליארד דולר.

סינופסיס רוכשת את קיוטרוניק הגרמנית

חברת Synopsys, הנחשבת לאחת המובילות בעולם בתחום התכנון האלקטרוני (EDA), הודיעה בסוף השבוע כי חתמה על הסכם לרכישת חברת QTronic הגרמנית, המפתחת כלי סימולציה ובדיקה ליצרניות רכב וספקיות משנה המפתחות תוכנות ומערכות לרכב. סינופסיס לא חשפה את סכום העסקה, אך הדגישה כי לא מדובר בסכום מהותי עבורה וכי היא צפויה להסתיים ברבעון הרביעי של השנה בכפוף לאישורים הנדרשים.

ככל שתוכנות לתחום האוטומוטיב נהיות מורכבות יותר, יצרניות רכב וספקיות משנה מסתמכות יותר ויותר על סביבות פיתוח ובדיקה וירטואליים, וזאת כדי להאיץ את זמן היציאה לשוק. קיוטרוניק, שנוסדה ב-2006, מפתחת פתרונות אימות לתוכנות בתחום האוטומוטיב. מוצרי הדגל של החרבה הם ה-Silver, פלטפורמה וירטואלית המדמה את יחידות הבקרה האלקטרוניות ברכב (ECU) ומאפשרת  לבצע את תהליך הפיתוח באופן וירטואלי וחוסכת את הצורך בנסיעות מבחן ומבדקים פיזיים.

המוצר השני הוא TestWeaver, פלטפורמת בדיקה חכמה הכוללת מאגר גדול של מקרי מבחן.בסינופסיס מציינים כי הרכישה תאפשר לחברה להציע ללקוחות בתחום הרכב פתרונות מקיפים יותר לפיתוח תוכנות ומערכות לרכב.ל חטיבת האימות בסינופסיס מנוג’ גאנדי, אמא “הרכישה הזו מחזקת את מעמדנו בתחום הפרוטוטייפינג הווירטואלי ותאפשר לחברות רכב לפתח תוכנות בצורה פשוטה, מהירה וטובה יותר.”

מנוע הצמיחה של שוק השבבים

תחום הרכב הפך בשנים האחרונות למנוע צמיחה של תעשיית השבבים. להערכת חברת המחקר IC Insights, ב-2022 תעשייה הרכב תהווה כבר 10% מתעשיית השבבים כולה. תכולת הרכיבים האלקטרוניים במכונית צומחת בשנים האחרונות באופן משמעותי, עם שילובן של מערכות סיוע לנהג (ADAS), מערכות תקשורת בין כלי-רכב (V2V), ויישומי בטיחות, נוחות, בידור ותקשורת.

שתי מגמות נוספות, שצוברות תאוצה, צפויות לתת דחיפה נוספת לשוק: פיתוח טכנולוגיות של נהיגה אוטונומית, המחייבות מערכות חישה מתקדמות ומחשוב עתיר ביצועים, והמעבר ממנועי בעירה פנימית המתבססים על בנזין ודיזל, למכונית חשמלית, שכוללת מטען גדול יותר של רכיבים חשמליים ואלקטרוניים, ובעיקר הסוללה הראשית.

על פי Lam Research, החלק היחסי של הרכיבים האלקטרוניים מהעלות הכוללת של מכונית עלה בעשור האחרון מ-18%-20% ל-40%-45%. עבור תעשיית הסמיקונדוקטור הדבר מתבטא בדרישה גבוהה יותר מצד יצרניות הרכב וספקיות של מערכות לרכב לשבבים אנלוגים, מיקרו-בקרים, זיכרונות וחיישנים.

Fusion Design של סינפוסיס השיג 100 טייפ-אאוטס

חברת סינופסיס (Synopsys) הכריזה שפתרון Fusion Design Platfrom השיג אבן דרך משמעותית כשחצה את רף ה-100 Tapeouts בתהליך ייצור של טכנולוגיית 7 ננומטר בשנה הראשונה.הפתרון מורכב מכלי תכנון דיגיטליים סינופסיס, וכולל שיתוף בין מנועי תכנון שונים. הוא עושה שימוש במודל נתונים ייחודי לייצוג לוגי וייצוג פיזי, ומאפשר לשפר את התכנון של רכיבים המיוצרים בתהליכי ייצור של 7 ננומטר.

“מעודד לראות את ההטמעה המהירה של Fusion Design Platform בקרב לקוחותינו”, אמר ססין גאזי, מנכ”ל משותף של קבוצת התכנון בסינופסיס. “עבדנו באופן הדוק עם צוותי התכנון של הלקוחות בכדי לתכנן פלטפורמה שתתמודד עם האתגרים הטכניים של תהליכי הייצור המתקדמים”.

פתרון Fusion Design Platform מספק אופטימיזציית EUV – Extreme Ultra Violet מבוססת מיטוב של single exposure, via pillars, מימוש via stapling עבור יכולת מקסימלית של חיווט וניצולת תכנון וכן רמה מינימלית של IR-drop ו-electro migration. הפתרון משפר את ה-full flow ומאפשר חיזוי תוצאות סופיות בשלבי ההתחלה בטכנולוגיית ייצור של-7 ננו-מטר לצד מספר נמוך של איטרציות, תוך שימוש בסינתזת Design Compiler Graphical ו-Design Compiler NXT, IC Compiler II place and route Fusion Compiler, PrimeTime signoff, StarRC extraction, אנליזת הספק על ידי RedHawk  וכלי signoff פיזי IC Validator.

חברת סינופסיס מספקת פתרונות תכנון אלקטרוניים לתעשיית האלקטרוניקה ולמתכנני מערכות על גבי שבב (SoCs). היא נחשבת לחברת התוכנה ה-15 בגודלה בעולם. בשנים האחרונות החברה מרחיבה את פעילותה גם אל תחום איכות תוכנה ובדיקות אבטחה של תוכנה.

“רכב, IoT ו-AI יניעו את תעשיית הסמיקונדקטור בשנים הקרובות”

[בתמונה: ד”ר צ’י-פון צ’אן עם אהוד לוונשטיין]

טכנולוגיות רכב, אינטרנט של הדברים (IoT) ואינטליגנציה מלאכותית (AI) צפויים להוות חלק מהמנועים המרכזיים של תעשיית הסמיקונדקטורים ב-10 השנים הקרובות, כך סבור ד”ר צ’י-פון צ’אן (Chi-Foon Chan), מנכ”ל משותף ונשיא סינופסיס העולמית, שביקר באחרונה בישראל. לדבריו: “כל שלושת התחומים צפויים להניע את התעשייה מכיוון שסמיקונדקטורים זקוקים להרבה חישוביות, הרבה קישוריות והרבה זיכרון”.

צ’י-פון התבטא בנוגע לתעשייה בעת ביקורו בישראל בחודש שעבר, שנערך בליווי אהוד לוונשטיין, מנהל המכירות האזורי של סינופסיס ישראל. כחלק מביקורו ניהל צ’י-פון פגישות עם סטארט אפים ישראליים ונפגש לארוחת ערב עם 11 מנהלים מ-9 סטארט אפים מקומיים.

חשמול הרכב מגדיל את כמות הסמיקונדוקטורים במכונית

צ’י-פון פירט בנוגע לשלושה תחומי הטכנולוגיה החיוניים לסינופסיס ולצמיחת תעשיות הסמיקונדקטורים ומערכות האלקטרוניקה, והסביר: “IoT משגשג בכל דבר שקשור למכשירי קצה ממוחשבים. אם בעבר ראינו מוצרי IoT פשוטים כמו מפתחות עם שבב, בקרוב נראה מוצרים מורכבים בהרבה. כמו כן, מגזר הרכב מניע את הביקוש למוצרי סינופסיס. לדוגמא, מכוניות אוטונומיות זקוקות לסמיקונדקטורים. מה שפחות ידוע הוא העובדה שחישמול של מכוניות דורש כמות גדולה של סמיקונדקטורים כמו מיקרו-בקרים ורכיבים אחרים שמאפשרים קישוריות חזקה יותר, וחישמול רכב דורש גם תוכנה בהיקפים משמעותיים. אנו עדים להתפתחויות בכלי רכב חשמליים של חברות כמו טסלהוחברות אחרות בסין ובאירופה. כל שרשרת הערך בתעשיית הרכב משתנה.”

התרומה הישראלית לתחום אבטחת היישומים בסינופסיס

צ’י-פון ציין גם את מקומה של החדשנות הישראלית בתחום זה. “ישראל תורמת גם היא באמצעות טכנולוגיית רכב חדשנית, שמהווה הישג מדהים, מכיוון שבאופן מסורתי לישראל לא היתה נוכחות חזקה בתחום הרכב; עם זאת, ישראל והחברות הישראליות קשובות למתרחש בשוק העולמי”.

בהתייחס לתעשיית אבטחת הסייבר בישראל, אמר צ’י-פון: “ישראל היא שחקנית חזקה מאוד וקבוצת ה-Software Integrity Group בסינופסיס יכולה לקדם  עוד יותר את טכנולוגיות אבטחת המידע באזור”. כלי ה-Seeker לבדיקות אינטראקטיביות של אבטחת יישומים היה טכנולוגיה של יזמים ישראלים שסינופסיס רכשה, והוא מאפשר ללקוחות ליצור יישומי תוכנה באיכות גבוהה בהרבה”.

חישוביות, קישוריות וזיכרון

בדומה לרכב, תחום הבינה המלאכותית גם כן מזין את הצורך בשבבים עוצמתיים יותר. “בנוגע ל-AI, לא מדובר בתחום חדש, אבל ראינו לאחרונה צמיחה משמעותית בחברות שפונות לתחום זה ונכנסות אליו. ב-5-10 השנים האחרונות השגנו הבנה ומימוש טובים יותר של deep learning, וגם היינו עדים ליצירה של יישומים חדשניים ביותר בתחומים דוגמת זיהוי פנים”, ציין צ’י-פון. “בלב ה-AI, אנו רואים ביקוש רב לחישוביות, קישוריות וזיכרון, וכשבוחנים פתרונות טכנולוגיים ב-AI רואים שבבסיס קיים צורך גדול בסמיקונדקטורים”.

בהתייחס לשאלות ולדאגות העמוקות יותר לגבי האופן שבו ייעשה שימוש בטכנולוגיית AI, העיר צ’י-פון: “בכל טכנולוגיה יש להשתמש באופן נאות בכדי להניע קדימה את האנושות ואת הפרודוקטיביות. כשאנחנו חושבים על AI, אנו מבחינים בשני מאפיינים. האחד הוא שה-AI מניע חדשנות בכל התחומים, והשני הוא שהוא דורש את המעורבות של דיסציפלינות אקדמיות רבות – החל ממתמטיקה, כימיה ומחשוב ועד לנושאים של חוק, אתיקה ומדעי החברה. כשמדברים על שימוש נאות ב-AI, אנשים מודאגים כיצד האינטליגנציה המלאכותית תקבל החלטות ומה יהיו התוצאות של ההחלטות האלה. בכדי לתת מענה לדאגה זו, אנחנו זקוקים לדיון מקיף יותר שכולל נציגים של דיסציפלינות רבות”.

סינופסיס ו-Truphone מספקות תכנוני SIM ללא כרטיס עבור IoT

חברת סינופסיס (Synopsys) תשלב את תוכנת ניהול ה-SIM של חברת Truphoneבספריית הקניין הרוחני (IP) שלה, DesignWare. במסגרת שיתוף הפעולה בין שתי החברות, תשולב תוכנת eUICC של Truphone בחבילת DesingWare tRoot Hardware Secure Module של סינופסיס, במטרה להגן על הקישוריות והניהול של אבזרי IoT. תוכנת eUICC, המוכרת גם בכינוי eSIM, היא חלק מפלטפורמת Io3 של Truphone, ומספקת תכנוני חומרה ותוכנה המאפשרים לעדכן כרטיסי SIM מרחוק בלא להסיר אותם מהאבזר המקושר.

כרטיס SIM ללא כרטיס

ספריית tRoot של סינופסיס מספקת מודולים של תכנוני חומרה עבור מערכות על שבב (SoC), המאפשרים לאבזרים מקושרים לבצע זיהוי ודאי אחד של השני, כדי להקים ערוץ תקשורת מאובטח, גם כאשר הם מחוברים אל הענן. שיתוף הפעולה מספק תמיכה במפרט Embedded SIM החדש של ארגון GSMA, המאפשרת לפתח ולנהל מוצרים המקושרים לרשת באמצעות iSIM, שהוא מרכיב של תכנון חומרה המתקשר אל הרשת הסלולרית בלא שימוש בכרטיס SIM סטנדרטי נתקע.

“שילוב טכנולוגיית ה-SIM של Truphone ב-tRoot HSM IP של סינופסיס, מאפשר למכשירים להגיע לקישור הסלולרי כשהם מוכנים”, אמר סטיב אדלר, מנהל פיתוח עסקי ב-Truphone. “ביחד, אנחנו מאפשרים סביבה פתוחה שמבטלת את העלות והמורכבות הכרוכות בהפצת כרטיסי SIM פיזיים ומפשטת את משימת חיבור המכשירים. המהלך הזה הופך את רעיון ה-IoT הנייד למעשי ובר-קיימא”.

סגן נשיא לשיווק IP בסינופסיס, ג’ון קוטר, הסביר שבניית מכשירי IoT מקושרים דורשת חומרת SIM שמתפקדת באופן הדוק עם שירותי הקצאה מרוחקים, כדי לאפשר עדכונים מאובטחים בשטח. “מוצר ה-DesignWare tRoot  for iSIM החדש שלנו מספק פתרון חומרה ותוכנה מאומת מראש, כולל תוכנת SIM של Truphone, המאפשר קישוריות סלולרית במכשיר IoT או במכשיר של הצרכן, תוך הגנה על השבב כנגד מתקפות זדוניות”.

סינופסיס הכריזה על ערכת פיתוח ליישומי ראייה מלאכותית

 חברת סינופסיס (Synopsys) הכריזה על ערכת הפיתוח DesignWare High Performance Core – HPC עבור מעבדי EV6x שנועשה לסייע למתכננים לעמוד בדרישות הביצועים, ההספק והשטח של מערכות על-גבי שבב (SoC) ביישומי ראייה משובצת (EV) ובינה מלאכותית (AI). הערכה DesignWare HPC כוללת חבילה של שבבי זיכרון במהירות גבוהה ושל ספריות לוגיות בעלות ייעודיות, במטרה לבצע אופטמיזיצה של יחידות העיבוד vector DSP ומנועי הרשת הנוירונית (Convolutional Neural Network) הכלולים במעבד EV6x.

להערכת החברה, הערכה מאפשרת להשיג הפחתה של 39% בצריכת ההספק, צמצום של 10% בשטח או שיפור של 7% בביצועים של ה-SoC. הערכה כוללת מימושים של יחידות זיכרון מטמון מהירים SRAM בעלי שתי יציאות תקשורת וחבילה של תאים לוגיים הכוללים multi-bit flip-flops, וכן דוחסים ומרבבים. קיימות אפשרויות זמינות גם עבור תהליך overdrive או מתח נמוך, PVT – Process, Voltage, Temprature, תאים מרובי ערוצים, בדיקות עצמיות ותיקון עצמי של הזכרונות  (BIST – Built-In Self Test).

הערכה מספקת תסריטים (scripts) של זרימת תכנון (design flow) וייעוץ של מומחים בנוגע למיטוב ליבות, כולל שירותי מימוש FastOpt. “ל-IP הפיזי בו משתמשים לצורך מימוש של מעבדים בתוך מערכות חכמות יש השפעה משמעותית על הביצועים, צריכת ההספק והשטח של התכנון”, אמר ג’ון קוטר, סגן נשיא לשיווק IP בסינופסיס. “השילוב בין ערכת הפיתוח DesignWare HPC ומעבדי הראייה EV6x מאפשר למתכננים למטב את הליבות שלהם עבור כל טווח המהירויות, ההספקים והשטחים הנדרשים בכדי לעמוד בדרישות היחודיות של המערכות על גבי שבב שלהם”.

זמינות

ערכת הפיתוח DesignWare HPC מותאמת לרכיבים המיוצרים בטכנולוגיית FinFET בגיאומטריה של 7ננו-מטר, 12 ננו-מטר ו-16 ננו-מטר היא זמינה כעת.